JPS6367763A - 半導体装置 - Google Patents

半導体装置

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JPS6367763A
JPS6367763A JP21314886A JP21314886A JPS6367763A JP S6367763 A JPS6367763 A JP S6367763A JP 21314886 A JP21314886 A JP 21314886A JP 21314886 A JP21314886 A JP 21314886A JP S6367763 A JPS6367763 A JP S6367763A
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JP
Japan
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semiconductor device
package
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present
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Application number
JP21314886A
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English (en)
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Koji Kuwabara
浩二 桑原
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
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    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の構造に関し、特に外形々吠に関す
るものである。
〔従来の技術〕
従来の半導体装置の形状はDIP型、SIP型。
フラット型等のバ、ケージはリードがパッケージ側面よ
り1出する構造になっていた。
〔発明が解決しようとする問題点〕
上述した従来の半導体装置では、外部リードが樹脂部等
本体側面よシ外に出ている形状となっており、半導体装
置全体の形状を大きくしている為、プリント基板等に実
装する際−半導体装置当りの面積を広く必要とし、どう
しても小型対応には不利であった。
〔問題点を解決するための手段〕
本発明は上述欠点を克服し、半導体装置をより小型化す
る為に発明した、半導体装置の形状に関するものである
半導体装置で外部リードを有する形状において外部リー
ドを、モールド樹脂部、セラミック部等の半導体パッケ
ージ本体の底面部より一部を露出させる様にした。
〔実施例〕
次に、本発明について図面を参照して説明する。
第1図fan、 (b)は本発明の一実施例で、(a)
は半導体装置の断面図であり、(b)は底面図である。
従来のリードフレームは、フラット形状でベレット搭載
部をディンプル加工し組立すると、半導体装置のバック
°−ジ側面よりソードが出る形状であるが、本発明のリ
ードフレームは、あらかじめ第1図(a)に示す様な形
状に加工し組立てることにより外部リードの一部をパッ
ケージ底面よシ露出する様にした。
〔発明の効果〕
以上説明したように、本発明は、外部リードの一部をパ
ッケージ底面より露出する様な形伏にしたことにより小
型のパッケージを供給することが可能となった。
【図面の簡単な説明】
第1図(a)l−j本発明の半導体装置断面図、第1図
(b)は半導体装置の底面図、第2図は本発明の応用例
を示す図である。 1・・・・・外形パッケージ、2・・・・・・リード(
インナIJ−ド=外部リード)、3・・・・・・半導体
素子、4・・・・・・金属細線。

Claims (1)

    【特許請求の範囲】
  1. パッケージ本体の底面からリードを露出させかつ、リー
    ドの先端が、前記パッケージ本体の底面と平行に具備す
    ることを特徴とする半導体装置。
JP21314886A 1986-09-09 1986-09-09 半導体装置 Pending JPS6367763A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0465453U (ja) * 1990-10-16 1992-06-08
USRE36097E (en) * 1991-11-14 1999-02-16 Lg Semicon, Ltd. Semiconductor package for a semiconductor chip having centrally located bottom bond pads
US6197686B1 (en) * 1992-03-03 2001-03-06 Sony Corporation Aluminum metallization by a barrier metal process

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