JPS62262448A - 半導体装置とその実装方法 - Google Patents

半導体装置とその実装方法

Info

Publication number
JPS62262448A
JPS62262448A JP61104985A JP10498586A JPS62262448A JP S62262448 A JPS62262448 A JP S62262448A JP 61104985 A JP61104985 A JP 61104985A JP 10498586 A JP10498586 A JP 10498586A JP S62262448 A JPS62262448 A JP S62262448A
Authority
JP
Japan
Prior art keywords
leads
external
package
external leads
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61104985A
Other languages
English (en)
Inventor
Shoichi Nakagawa
正一 中川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP61104985A priority Critical patent/JPS62262448A/ja
Publication of JPS62262448A publication Critical patent/JPS62262448A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3421Leaded components

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、半導体装置とその実装方法に関するものであ
る。
(従来の技術) 近年、リードフレームを用いた樹脂封止パッケージが、
低価格の点から多用されている。一方。
樹脂封止パッケージは、半導体素子集積度と機能の増大
の傾向によってリード数が増加し、さらに。
高密度実装のためにリード間隔が縮小される傾向にあり
、D I P (Dual In−1ine Pack
age)に代表されるパッケージの2側面から外部リー
ドが突出する形状から、パッケージの4側面から外部リ
ードを突出する形状に変え、これに対応しようとしてい
る。
(発明が解決しようとする問題点) しかしながら、リード間隔が狭くなって来ると。
半田接着法を用い基板に実装する際に、半田が隣接する
リードの半田と接触するので、リード間隔の縮小には限
界があり、従って、リード数の増加とともにパッケージ
が大形化するという問題があった、また、リード間隔が
狭くなると、実装時に位置決めが極めて困難となるとい
う問題もあった。
本発明は上記の問題点を解決するもので、リード数の増
加に拘らず小形で、実装時に位置決めが容易で、実装後
に隣接リードとの半田接触がない樹脂封止あるいはセラ
ミック封止の半導体装置とその実装方法を提供するもの
である。
(問題点を解決するための手段) 上記の問題点を解決するために1本発明の半導体装置は
、その外部リードを、パッケージの側面と、パッケージ
の上面又は底面の何れか一方の面と°から交互に突出す
るようにリードフレームを形成し、樹脂封止又はセラミ
ック封止するとともに、基板には上記の上面又は底面か
ら突出する外部リードが挿通する貫通孔を設け、パッケ
ージの側面から突出する外部リードは基板の表面の配線
に接続し、パッケージの上面又は底面から突出する外部
リードは上記の貫通孔に挿通して裏面の配線に接続する
ものである。
(作 用) 上記の構成により、パッケージの側面から突出する外部
リード、あるいはパッケージの上面又は底面から突出す
る外部リードだけに注目すると、上記の2種類の外部リ
ードは互いに交互に配列されているので、リード間隔が
2倍になったことになり、実装時に隣接するリードの半
田同士が接触する危険性はその分だけ少なくなる。従っ
て、パッケージ全体から見ると、外部リードのリード間
隔が狭くなり、従って、リード数に比べてパッケージの
小形化ができたことになる。
また、パッケージの上面又は底面から突出する外部リー
ドが挿通される貫通孔が、基板に設けられるので、実装
時に位置決めが容易となる。
(実施例) 本発明の一実施例を第1図ないし第3図により説明する
第11!Iは本発明による半導体装置とその実装後の断
面図で1.半導体装置は、樹脂1で封止されたパッケー
ジの内部で、半導体チップ2がワイヤ3によって複数の
内部リード4に結線され、さらに上記の複数の内部リー
ド4がそれぞれ樹脂1の中で自らない側面外部リード5
と、樹脂1の中で直角に曲った底面外部リード6とに交
互に連なっている6本実施例の半導体装置では、側面外
部り−ド5はガルウィング(Gull Wing)形、
底面外部リード6は棒形の場合である。
このような半導体装置を実装する基板7には。
基板7に底面外部リード6が挿通する貫通孔7aを設け
、半導体装置を実装する時に底面外部り−ド6を上記の
貫通孔7aに挿通するように取り付けた後、半田8によ
って、側面外部リード5は基板7の表面の配線と、底面
外部リード6は基板7の裏面の配線とそれぞれ接続する
第2図は第1図に示した半導体装置を裏面から見た部分
斜視図で、側面外部リード5と底面外部リード6とが交
互に一定のピッチで並んでいる。
第3@は第1図に示した半導体装置の背面図で。
外部リード数が26の場合を示している。封止した樹脂
の側面および底面からそれぞれ突出する側面外部リード
5と底面外部リード6とは交互に配置されている。
従って、外部リードのピッチをa、側面外部リード5と
底面外部リード6の個々のピッチをbとすると、a=T
bの関係となるように構成されている。すなわち、見掛
けのリード間隔は従来の倍となり、それだけ実装時に隣
接するリード間の半田接触の危険性が少なくなる。また
、外部リードピッチaを従来より狭くすることができる
ので。
半導体装置の大きさを変えずに、外部リード数を増加す
ることができる。
また、底面外部リード6を基板7に設けた貫通孔7aに
挿通するので1位置ずれが生ぜず1位置決めが容易であ
る。
なお9本実施例では、側面外部リード5および底面外部
リード6を、DIPのように左右2方向に設けたが1前
後左右の4方向に設けることができることは勿論である
。また1本実施例は樹脂封止パッケージとしたが、セラ
ミック封止パッケージでも可能なことは論を待たない。
(発明の効果) 以上説明したように、本発明によれば、パッケージ外形
を大形化することなく、外部リード数を大幅に増加する
ことができる樹脂封止パッケージ又はセラミック封止パ
ッケージが可能となる。また、実装時の位置決めが容易
となるばかりでなく、隣接する外部リード間の半田接触
の危険性が低減する。
さらに、基板の表裏両面の配線が利用できるので、外部
リード数を増加しても実装基板の小形化が可能である。
【図面の簡単な説明】
第1図は本発明による半導体装置とその実装方法を示す
断面図、第2図および第3図はその半導体装置を背面か
ら見た部分斜視図および背面図である。 1・・・樹脂、 2・・・半導体チップ、 3・・・ワ
イヤ、 4・・・内部リード、 5・・・側面外部リー
ド、 6・−・底面外部リード、  7・・・基板、 
8・・・半田。 第1図 第2図 す1.−心圓yト東ソート 第3図

Claims (2)

    【特許請求の範囲】
  1. (1)外部リードが、パッケージの側面と、パッケージ
    の上面又は底面の何れか一方の面とから交互に突出する
    ように、リードフレームを成形し、樹脂封止又はセラミ
    ック封止したことを特徴とする半導体装置。
  2. (2)外部リードが、パッケージの側面と、パッケージ
    の上面又は底面の何れか一方の面とから交互に突出する
    ように、リードフレームを成形し、樹脂封止又はセラミ
    ック封止した半導体装置を使用し、パッケージの側面か
    ら突出している外部リードを基板の一方の面の配線に接
    続し、上記のパッケージの上面又は底面の何れか一方の
    面から突出している外部リードを上記の基板の反対側の
    面の配線に接続することを特徴とする半導体装置の実装
    方法。
JP61104985A 1986-05-09 1986-05-09 半導体装置とその実装方法 Pending JPS62262448A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61104985A JPS62262448A (ja) 1986-05-09 1986-05-09 半導体装置とその実装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61104985A JPS62262448A (ja) 1986-05-09 1986-05-09 半導体装置とその実装方法

Publications (1)

Publication Number Publication Date
JPS62262448A true JPS62262448A (ja) 1987-11-14

Family

ID=14395385

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61104985A Pending JPS62262448A (ja) 1986-05-09 1986-05-09 半導体装置とその実装方法

Country Status (1)

Country Link
JP (1) JPS62262448A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0279055U (ja) * 1988-12-07 1990-06-18

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0279055U (ja) * 1988-12-07 1990-06-18

Similar Documents

Publication Publication Date Title
US5671125A (en) Vertical package mounted on both sides of a printed circuit board
JPS62262448A (ja) 半導体装置とその実装方法
JPH06177501A (ja) メモリモジュール
JP2541532B2 (ja) 半導体モジュ―ル
JPH0216791A (ja) 混成集積回路装置
JP2521944B2 (ja) 集積回路パッケ−ジ
JPH0821668B2 (ja) 立設実装形半導体装置
JP2879787B2 (ja) 高密度表面実装用半導体パッケージ及び半導体実装基板
JPS6366959A (ja) 多重リ−ドフレ−ム
JPH04340264A (ja) 表面実装型半導体装置
JPS62263666A (ja) 樹脂封止型半導体パツケ−ジ
JPH0471288A (ja) 半導体実装基板
JPH0199245A (ja) Icパッケージ
JPH0752763B2 (ja) 樹脂封止型半導体装置
JPS6342860B2 (ja)
KR100567045B1 (ko) 반도체 패키지
JPS63283052A (ja) 集積回路用パツケ−ジ
JP2001284607A (ja) 光電変換装置
JPH08125069A (ja) 半導体装置
JPH0795579B2 (ja) 半導体装置
JPH0297050A (ja) 半導体集積回路
JPS62266855A (ja) 半導体パツケ−ジと実装方法
JPH033354A (ja) 半導体装置
JPS59136956A (ja) 半導体装置
JPH0327559A (ja) 半導体装置