JPS6342860B2 - - Google Patents

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JPS6342860B2
JPS6342860B2 JP56034439A JP3443981A JPS6342860B2 JP S6342860 B2 JPS6342860 B2 JP S6342860B2 JP 56034439 A JP56034439 A JP 56034439A JP 3443981 A JP3443981 A JP 3443981A JP S6342860 B2 JPS6342860 B2 JP S6342860B2
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JP
Japan
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semiconductor
package
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semiconductor device
external
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JP56034439A
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JPS57148362A (en
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Tooru Yamazaki
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NEC Corp
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Nippon Electric Co Ltd
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Description

【発明の詳細な説明】 本発明は半導体装置、特に樹脂封止型半導体装
置に関するものである。
従来より半導体装置のパツケージは、その素子
の必要リード数によつてパツケージ本体外形の大
きさがほぼ決つている。つまり、リードのピツチ
が国際的にも1/10インチとか1/20インチなどに決
められている。また、このピツチを更に小さくし
たとしても、近年、半導体素子の機能向上に伴
い、リード数が増加してパツケージ本体の外形が
大きくなり、種々の問題を生じさせている。例え
ば、プラスチツクパツケージの場合では、パツケ
ージ本体が大きくなつて成型が困難になり、パツ
ケージのそりあるいは寸法誤差が大きくなる等の
問題が生じる。これはパツケージ外型の大きさば
かりでなく、実装される半導体素子の電気的特性
を悪化させる原因ともなる。また、パツケージが
大きくなることで、当然、外部回路基板に対して
も実装密度が上がらないという欠点がある。
本発明の目的はパツケージの厚みの増大を最小
限に止めて多機能を実現し得る半導体装置を提供
することにある。
本発明による半導体装置は、パツケージの対向
する二つの面の夫々から外部リードが複数列に導
出されかつ各列には複数の外部リードが配置され
ており、さらにパツケージは、それぞれの半導体
基板の表面に素子が形成されるとともに複数の電
極が設けられ各基板の裏面同士が接着された二つ
の半導体チツプと、絶縁フイルム上に多数の導体
層が形成されこれらによつて各チツプの電極の
夫々を対応する外部リードにそれぞれ接続する二
つのフイルムキヤリアとを封止していることを特
徴とする。
まず、第１図に示すように、半導体基板１表面
上に形成された半導体素子のボンデイングパツド
２上に、Cr−Cu−Au等の金属層３を形成してバ
ンピングを行なつた後、表面に所定形状で導体層
が施された絶縁フイルム（いわゆるフイルムキヤ
リア）を用いてインナーリード４を形成する。次
に第２図に示すように、アウターリード（すなわ
ち、外部リード）５をインナーリード４に熱圧着
法、共晶接合法等を用いて接続する。以上の工程
は、従来のフイルムキヤリアを用いたいわゆる
TAB組立方式と全く同様の方法で容易に行うこ
とができる。
次に、上述によりアウターリードを形成したも
う一つの半導体素子を用意し、そしてこれらを第
３図に示すようにそれらの基板裏面が互いに向き
合うように位置させ、しかる後にプラスチツクモ
ールド形成を行なつて容器６を構成する。以上の
方法により、パツケージ６側面の突出し外部リー
ド５が同一平面上にそろうことなく引き出されて
いる。また、突出し外部リードはモールド成形
後、第４図ａ，ｂおよび第５図ａ，ｂに示すよう
に、互いに逆方向又は同方向に折り曲げることも
できる。かかる半導体装置によれば、パツケージ
６の外形が従来に比して若干大きくなるだけで、
素子の実装密度や信頼性は比躍的に向上する。
尚、２つの半導体素子は互いに接触しているが、
その場所は基板１の裏面であるために、何ら不都
合なことはない。
尚、ここでは、デユアルライン型パツケージの
例を示したが、クワツド形パツケージ、シングル
ライン形等の他の半導体パツケージも同様な構造
にできる。また、リードの配置は互い違いにする
こともできる。また本実施例と同様の方法で突出
しリードを３段以上にすることもできる。
【図面の簡単な説明】
第１乃至第３図は本発明の第１の実施例による
半導体装置を製造順に示した断面図、第４図およ
び第５図のａとｂはそれぞれ外部リードの成形状
態を示した側面図と斜視図である。 １……半導体素子が形成された半導体基板、２
……ボンデイングパツド、３……バンピングした
金属電極、４……インナーリード、５……アウタ
ーリード、６……モールド樹脂。

Claims (1)

    【特許請求の範囲】
  1. １ 封止容器の対向する二つの面の夫々から外部
    リードが複数列に導出され、かつ、各列には複数
    の外部リードが配置されている半導体装置におい
    て、前記封止容器は、それぞれの半導体基板の表
    面に半導体素子が形成されるとともに複数の電極
    が設けられ各基板の裏面同士が接着された二つの
    半導体チツプと、絶縁フイルム上に複数の導体層
    が形成されこれら導体層で各チツプの電極の夫々
    を対応する外部リードにそれぞれ接続する二つの
    フイルムキヤリアとを封止していることを特徴と
    する半導体装置。
JP56034439A 1981-03-10 1981-03-10 Semiconductor device Granted JPS57148362A (en)

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JP56034439A JPS57148362A (en) 1981-03-10 1981-03-10 Semiconductor device

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JP56034439A JPS57148362A (en) 1981-03-10 1981-03-10 Semiconductor device

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JPS57148362A JPS57148362A (en) 1982-09-13
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5978638U (ja) * 1982-11-17 1984-05-28 松下電器産業株式会社 電子部品接続構造
JPH0297050A (ja) * 1988-10-03 1990-04-09 Mitsubishi Electric Corp 半導体集積回路
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Publication number Priority date Publication date Assignee Title
JPS5462778A (en) * 1977-10-28 1979-05-21 Toshiba Corp Laminated frame for power ic
JPS54144872A (en) * 1978-05-04 1979-11-12 Omron Tateisi Electronics Co Electronic circuit device

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