JPS63283052A - 集積回路用パツケ−ジ - Google Patents
集積回路用パツケ−ジInfo
- Publication number
- JPS63283052A JPS63283052A JP11978187A JP11978187A JPS63283052A JP S63283052 A JPS63283052 A JP S63283052A JP 11978187 A JP11978187 A JP 11978187A JP 11978187 A JP11978187 A JP 11978187A JP S63283052 A JPS63283052 A JP S63283052A
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- JP
- Japan
- Prior art keywords
- package
- lead
- integrated circuit
- tip
- lead terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 4
- 238000007789 sealing Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
- 238000005452 bending Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
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- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、集積回路用パッケージに関し、特に表面実
装型のパッケージ構造に関するものである０ 〔従来の技術〕 第４図は、従来の集積回路用パッケージを示す断面図で
あり、図（ａ）は、たとえば５ＯＰ（スモールアウトラ
イン型パッケージ）を示し、図中）はＪリード型パッグ
ージを示す図である。図におｈて、（１）はパッケージ
を示し、パッケージの側面（４）には、（２）のリード
が設けられている。リード（２）の先端にはリード端子
先端部（５）が設けられ、このリード端子先端部（５）
の形状を変えることによって、パッケージの種類が分か
れている。
装型のパッケージ構造に関するものである０ 〔従来の技術〕 第４図は、従来の集積回路用パッケージを示す断面図で
あり、図（ａ）は、たとえば５ＯＰ（スモールアウトラ
イン型パッケージ）を示し、図中）はＪリード型パッグ
ージを示す図である。図におｈて、（１）はパッケージ
を示し、パッケージの側面（４）には、（２）のリード
が設けられている。リード（２）の先端にはリード端子
先端部（５）が設けられ、このリード端子先端部（５）
の形状を変えることによって、パッケージの種類が分か
れている。
次に作用につめて説明する。第４図は現在使用されてい
る特徴的な表面実装型の集積回路用パッケージの形状を
表わしており、リード（２）の先端に設けられたリード
端子先端部（５）を回路基板（［￥１示せず）上にハン
ダ付等で接合することにより、パッケージ（１）を基板
上に実装することができる。
る特徴的な表面実装型の集積回路用パッケージの形状を
表わしており、リード（２）の先端に設けられたリード
端子先端部（５）を回路基板（［￥１示せず）上にハン
ダ付等で接合することにより、パッケージ（１）を基板
上に実装することができる。
従来の集積回路用パッケージは以上のように構成されて
いるので、第４図（ａ）のようにＳＯＰの場合、リード
間隔ｌが長くなり、また図中）のようなＪリード型の場
合、パッケージ（１）の上面から、リード端子先端部（
５）の下面までの高さｈｌが、パッケージ高さｈ２に比
べて高いため、パッケージを基板等に装着しｔ際の実装
面積が大きくなるという問題点があった。
いるので、第４図（ａ）のようにＳＯＰの場合、リード
間隔ｌが長くなり、また図中）のようなＪリード型の場
合、パッケージ（１）の上面から、リード端子先端部（
５）の下面までの高さｈｌが、パッケージ高さｈ２に比
べて高いため、パッケージを基板等に装着しｔ際の実装
面積が大きくなるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、リード端子先端部（５）からパッケージ（１
）の上面までの高さを押さえ、またリード間隔を小さく
することによって、集積回路用パッケージの実装面積を
小さくすることを目的とする。
たもので、リード端子先端部（５）からパッケージ（１
）の上面までの高さを押さえ、またリード間隔を小さく
することによって、集積回路用パッケージの実装面積を
小さくすることを目的とする。
この発明に係る集積回路用パッケージは、リードの曲げ
形状をほぼ直角に内側に折曲げ、リード端子先端部をフ
ラットな形状にして、パッケージの裏面にほぼ平行に近
接して保持したものである。
形状をほぼ直角に内側に折曲げ、リード端子先端部をフ
ラットな形状にして、パッケージの裏面にほぼ平行に近
接して保持したものである。
この発明における集積回路用パッケージは、リード端子
先端部が、フラットな形状をしており、またパッケージ
の裏面にほぼ平行に近接して保持されているため、パン
ゲージを回路基板に実装する場合、リード間隔が短くな
り、またリード端子先端部の下面からパッケージの上面
までの高さが低くなり、実装面積が小さくなる。
先端部が、フラットな形状をしており、またパッケージ
の裏面にほぼ平行に近接して保持されているため、パン
ゲージを回路基板に実装する場合、リード間隔が短くな
り、またリード端子先端部の下面からパッケージの上面
までの高さが低くなり、実装面積が小さくなる。
以下、この発明の一実施例を図につｂて説明する。第１
図において、パッケージ（１）の側面（４）には、リー
ド（２）が設けられて込る。また、このリート責２）の
先端には、本発明のもつとも特徴的なリード端子先端部
（５）が設けられており、リード（２）をパッケージ側
にほぼ直角に折り曲げて、パッケージ（１）の裏面にほ
ぼ平行に近接してリード端子先端部（５）を保持してｂ
る。また、リード端子先端部（５）はフラットに成形さ
れており、パッケージ（１）の裏面もフラットに成形さ
れている。
図において、パッケージ（１）の側面（４）には、リー
ド（２）が設けられて込る。また、このリート責２）の
先端には、本発明のもつとも特徴的なリード端子先端部
（５）が設けられており、リード（２）をパッケージ側
にほぼ直角に折り曲げて、パッケージ（１）の裏面にほ
ぼ平行に近接してリード端子先端部（５）を保持してｂ
る。また、リード端子先端部（５）はフラットに成形さ
れており、パッケージ（１）の裏面もフラットに成形さ
れている。
次に作用について説明する。本発明の集積回路用パッケ
ージを回路基板に実装する方法に関しては、従来とほと
んど変わらな’Ｊ”ｈ０リード（２）の形状およびリー
ド端子先端部（５）の保持につ込ては、パッケージ（１
）の上面からリード端子先端部の下面までの高さを押え
、リード端子幅を短くし、実装面積を小さく押えるため
に、パッケージ（１）の裏面をフラットし、またリード
端子先端部（５）もフラットに成形して、リード端子先
端部（５）をパッケージ（１）の裏面に保持するように
した。
ージを回路基板に実装する方法に関しては、従来とほと
んど変わらな’Ｊ”ｈ０リード（２）の形状およびリー
ド端子先端部（５）の保持につ込ては、パッケージ（１
）の上面からリード端子先端部の下面までの高さを押え
、リード端子幅を短くし、実装面積を小さく押えるため
に、パッケージ（１）の裏面をフラットし、またリード
端子先端部（５）もフラットに成形して、リード端子先
端部（５）をパッケージ（１）の裏面に保持するように
した。
なお、上記実施例では、４方向にリードが延びたタイプ
につ込て示したが、２方向に延びたタイプでもよい。
につ込て示したが、２方向に延びたタイプでもよい。
また、第２図のように、リード受け用切込み部（３）を
設けることによって、よりパッケージ高さを低く押さえ
ることができる。また第３図のように、リード端子毎に
分割してリード受け切込み部を設けることにより、各リ
ードの変形に対する耐力を上げることができ、また、各
リード端子間の変形による接触および、さらに、バッグ
ージ封正に関しては、樹脂封止及びセラミックによる封
止のどちらでもよい。リード曲りを押えることもできる
。
設けることによって、よりパッケージ高さを低く押さえ
ることができる。また第３図のように、リード端子毎に
分割してリード受け切込み部を設けることにより、各リ
ードの変形に対する耐力を上げることができ、また、各
リード端子間の変形による接触および、さらに、バッグ
ージ封正に関しては、樹脂封止及びセラミックによる封
止のどちらでもよい。リード曲りを押えることもできる
。
以上のように、この発明によれば、各リードをほぼ直角
に折り曲げて、外部リード端子の先端部をパッケージの
裏面にほぼ平行に近接して保持するように構成したので
、パッケージの高さが低くなりまた、実装面積が小さい
ものが得られる効果がある。
に折り曲げて、外部リード端子の先端部をパッケージの
裏面にほぼ平行に近接して保持するように構成したので
、パッケージの高さが低くなりまた、実装面積が小さい
ものが得られる効果がある。
第１図は、この発明の一実施例による集積回路用パッケ
ージの外形図で、（ａ）は斜視図、［有］）は断面図、
第２図←）、（１））、第３図（ハ））、（ｂ）はこの
発明の他の実施例を示す集積回路用パッケージを示す図
、第４図（ａ）、（ｂ）は、従来の集積回路用パッケー
ジを示す断面図である。 図において、（１）はパッケージ、（２）はリード、（
３）はリード受け用切込み部、（４）は側面、（５）は
リード端子先端部である。 なお、図中、同一符号は同一、又は相当部分を示す。
ージの外形図で、（ａ）は斜視図、［有］）は断面図、
第２図←）、（１））、第３図（ハ））、（ｂ）はこの
発明の他の実施例を示す集積回路用パッケージを示す図
、第４図（ａ）、（ｂ）は、従来の集積回路用パッケー
ジを示す断面図である。 図において、（１）はパッケージ、（２）はリード、（
３）はリード受け用切込み部、（４）は側面、（５）は
リード端子先端部である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (3)
- （１）集積回路チップを封止したパッケージ本体の少な
くとも１つの側面に沿つて下方に延びる複数の外部リー
ドを有する集積回路用パッケージにおいて、各リードを
ほぼ直角に内側に折り曲げて、外部リードの先端部をフ
ラットにしてパッケージの裏面にほぼ平行に近接して保
持することを特徴とする集積回路用パッケージ。 - （２）前記各外部リードの先端部を保持するために、前
記パッケージ本体の側面と下面のコーナに、リード受け
用切込み部を設けたことを特徴とする特許請求の範囲第
１項記載の集積回路用パッケージ。 - （３）リード受け用切込み部を外部リード端子毎に分割
して設けたことを特徴とする特許請求の範囲第２項記載
の集積回路用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11978187A JPS63283052A (ja) | 1987-05-14 | 1987-05-14 | 集積回路用パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11978187A JPS63283052A (ja) | 1987-05-14 | 1987-05-14 | 集積回路用パツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63283052A true JPS63283052A (ja) | 1988-11-18 |
Family
ID=14770065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11978187A Pending JPS63283052A (ja) | 1987-05-14 | 1987-05-14 | 集積回路用パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63283052A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109461705A (zh) * | 2018-11-13 | 2019-03-12 | 中国电子科技集团公司第十三研究所 | 陶瓷封装外壳 |
| WO2023100759A1 (ja) * | 2021-12-01 | 2023-06-08 | ローム株式会社 | 半導体装置 |
-
1987
- 1987-05-14 JP JP11978187A patent/JPS63283052A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109461705A (zh) * | 2018-11-13 | 2019-03-12 | 中国电子科技集团公司第十三研究所 | 陶瓷封装外壳 |
| WO2023100759A1 (ja) * | 2021-12-01 | 2023-06-08 | ローム株式会社 | 半導体装置 |
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