JPS6316650A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS6316650A JPS6316650A JP16111286A JP16111286A JPS6316650A JP S6316650 A JPS6316650 A JP S6316650A JP 16111286 A JP16111286 A JP 16111286A JP 16111286 A JP16111286 A JP 16111286A JP S6316650 A JPS6316650 A JP S6316650A
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- leads
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Links
- 238000005476 soldering Methods 0.000 claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 238000000605 extraction Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 abstract 3
- 229910000679 solder Inorganic materials 0.000 abstract 1
- 230000037431 insertion Effects 0.000 description 7
- 238000003780 insertion Methods 0.000 description 7
- 238000004806 packaging method and process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005452 bending Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
- H01L23/49551—Cross section geometry characterised by bent parts
- H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
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- Physics & Mathematics (AREA)
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- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体素子がパッケージ本体内に封止された
半導体集積回路装置に関し、特に、パ。
半導体集積回路装置に関し、特に、パ。
ケージ本体から外部に導出されたリードの形状に関する
。
。
従来、この種の集積回路装置は、回路基板実装上大別し
て、基板上に穴をあけリードを挿入した後半田付を行な
うリード挿入実装タイプと、基板上に導電パッドを設け
、その導電バッドにリード表面を半田付する表面実装タ
イプとがある。リードピン挿入実装タイプとしては、Ｄ
ＩＰ（ＤｕａｌＩｎｌｉｎｅ Ｐａｃｋａｇｅ ）、８
Ｉ Ｐ （Ｓｉｎｇｌｅ ＩｎｌｉｎｅＰａｃｋａｇ
ｅ ）および第３図（ａ）の側面図および同図Φ）の正
面図に１例を示したパッケージ本体ｌの下面２の長手方
向に沿って一列に並んで引出された多数のリード端子５
が、一本置きに交互に反対方向に曲げられたＺ Ｉ Ｐ
（Ｚｉｇ−ｚａｇ Ｐａｃｋａｇｅ ）などがあシ、
表面実装タイプとしては、第４図の斜視図に一例を示し
た、パッケージ本体ｌの相対向する両側面から水平方向
に引き出された多数のリード端子６の先端半田付は部を
半田付は面に沿うように２字形に曲けられたＳ ＯＰ
（Ｓｍａｉｌ ＯｕｔｌｉｎｅＰａｃｋａｇｅ ）、そ
の他に、図示してないが、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ
Ｐａｃｋａｇｅ ）、Ｐ Ｌ ＣＣ（Ｐｌａｓｔｉｃ
Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ ）などがあ
る。
て、基板上に穴をあけリードを挿入した後半田付を行な
うリード挿入実装タイプと、基板上に導電パッドを設け
、その導電バッドにリード表面を半田付する表面実装タ
イプとがある。リードピン挿入実装タイプとしては、Ｄ
ＩＰ（ＤｕａｌＩｎｌｉｎｅ Ｐａｃｋａｇｅ ）、８
Ｉ Ｐ （Ｓｉｎｇｌｅ ＩｎｌｉｎｅＰａｃｋａｇ
ｅ ）および第３図（ａ）の側面図および同図Φ）の正
面図に１例を示したパッケージ本体ｌの下面２の長手方
向に沿って一列に並んで引出された多数のリード端子５
が、一本置きに交互に反対方向に曲げられたＺ Ｉ Ｐ
（Ｚｉｇ−ｚａｇ Ｐａｃｋａｇｅ ）などがあシ、
表面実装タイプとしては、第４図の斜視図に一例を示し
た、パッケージ本体ｌの相対向する両側面から水平方向
に引き出された多数のリード端子６の先端半田付は部を
半田付は面に沿うように２字形に曲けられたＳ ＯＰ
（Ｓｍａｉｌ ＯｕｔｌｉｎｅＰａｃｋａｇｅ ）、そ
の他に、図示してないが、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ
Ｐａｃｋａｇｅ ）、Ｐ Ｌ ＣＣ（Ｐｌａｓｔｉｃ
Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ ）などがあ
る。
上述した従来のリードビン挿入実装タイプのパ、ケージ
は、回路基板上に０．８ｍｍφ程度のピン挿入用穴をあ
けるため、外部導出リードビン相互の間隔Ｐをある程度
（約１．２７■程度）以上は不さくできず、単位面積当
）の実装密度をあげるためには、第３図に示すようなＺ
ＩＰタイプを採用する等の対応が必要である。また、従
来の表面実装タイプのパッケージは、第４図に示すよう
に、その外部導出リード６がパッケージ本体１の回路基
板への投影面よシ外側に位置しているため、ＺＩＰ等に
比べて、単位面積当シの実装密度が劣るという欠点があ
る。
は、回路基板上に０．８ｍｍφ程度のピン挿入用穴をあ
けるため、外部導出リードビン相互の間隔Ｐをある程度
（約１．２７■程度）以上は不さくできず、単位面積当
）の実装密度をあげるためには、第３図に示すようなＺ
ＩＰタイプを採用する等の対応が必要である。また、従
来の表面実装タイプのパッケージは、第４図に示すよう
に、その外部導出リード６がパッケージ本体１の回路基
板への投影面よシ外側に位置しているため、ＺＩＰ等に
比べて、単位面積当シの実装密度が劣るという欠点があ
る。
本発明の半導体集積回路装置は、外部導出リード先端半
田付部が、当該半導体集積回路装置パッケージ本体の外
部リード取出し面と平行で、かつ該外部リード取出し面
の実装回路基板への投影面内にある。
田付部が、当該半導体集積回路装置パッケージ本体の外
部リード取出し面と平行で、かつ該外部リード取出し面
の実装回路基板への投影面内にある。
次に、本発明について図面を参照して説明する。
第１図（ａ） 、 （ｂ） 、 （Ｃ）はそれぞれ本発
明の一実施例を示す側面図、正面図、斜視図である。こ
れら図において、外部導出リード３の先端半田付部３ａ
が、パッケージ本体ｌの外部リード取出し面２と平行で
、かつ外部リード取シ出し面２の実装回路基板への投影
面内にある。従来のＺＩＰタイプも外部導出リードを前
述の如く成形することにより、表面実装タイプとして使
用することができる。
明の一実施例を示す側面図、正面図、斜視図である。こ
れら図において、外部導出リード３の先端半田付部３ａ
が、パッケージ本体ｌの外部リード取出し面２と平行で
、かつ外部リード取シ出し面２の実装回路基板への投影
面内にある。従来のＺＩＰタイプも外部導出リードを前
述の如く成形することにより、表面実装タイプとして使
用することができる。
第２図（ａ） 、 （ｂ）はそれぞれ本発明の他の実施
例の側面図および正面図である。これらの図において、
パッケージ本体１の幅の狭い下面２から外部に引出され
た多数のり−ド４は、一本置きに交互に外側へ曲げられ
、それから先端の半田付は部４ａは半田付は面に沿うよ
うに内（［１ｉ方向に水平に曲げられている。なお、こ
の場合も、半田付は部４ａは、第１図の例と同じように
、リード引出し面２の半田付は面の投影面内にある。本
例は、第１図の例に比べ実装作業時のリード曲シ強度対
策および実装高さ調節が容易であるという効果がある。
例の側面図および正面図である。これらの図において、
パッケージ本体１の幅の狭い下面２から外部に引出され
た多数のり−ド４は、一本置きに交互に外側へ曲げられ
、それから先端の半田付は部４ａは半田付は面に沿うよ
うに内（［１ｉ方向に水平に曲げられている。なお、こ
の場合も、半田付は部４ａは、第１図の例と同じように
、リード引出し面２の半田付は面の投影面内にある。本
例は、第１図の例に比べ実装作業時のリード曲シ強度対
策および実装高さ調節が容易であるという効果がある。
なお、第１図および第２図の実施例において、リードピ
ッチを小さくすることによシ、表面実装の利点を生かし
、従来のＺＩＰより一層単位面積当シの実装密度を向上
させることができる。
ッチを小さくすることによシ、表面実装の利点を生かし
、従来のＺＩＰより一層単位面積当シの実装密度を向上
させることができる。
以上説明したように本発明は、半導体装置の外部導出リ
ード先端半田付部を、半導体装置パッケージ本体の外部
リード取出し面と平行にし、かつ実装回路基板への外部
リード取出し面の投影面内に設けることにより、従来の
リードピン挿入タイプパ、ケージのように回路基板への
穴加工を必要とせず、また、外部導出リードのリードピ
ッチを、従来のリードピン挿入タイプのリードピッチよ
ル小さくすることが可能になることから、回路基板への
単位面積当りの実装密度を一層向上させることができる
効果がある。
ード先端半田付部を、半導体装置パッケージ本体の外部
リード取出し面と平行にし、かつ実装回路基板への外部
リード取出し面の投影面内に設けることにより、従来の
リードピン挿入タイプパ、ケージのように回路基板への
穴加工を必要とせず、また、外部導出リードのリードピ
ッチを、従来のリードピン挿入タイプのリードピッチよ
ル小さくすることが可能になることから、回路基板への
単位面積当りの実装密度を一層向上させることができる
効果がある。
第１図（ａ） 、 （ｂ） 、 （ｃ）はそれぞれ本発
明の一実施例の側面図、正面図、斜視図である。第２図
（ａ）、［有］）はそれぞれ本発明の他の実施例の側面
図と正面図である。第３図（ａ） 、 （ｂ）はそれぞ
れ従来のＺＩＰのぐ・□ 例を示す側面図と正面図、第４図は従来ＳＯＰの例を示
す斜視図である。 ｌ・・・・・・パッケージ本体、２・・・・・・リード
取出し面、３ 、４ 、５ 、６−−−・−外部導出リ
ード、３ａ 、４ａ・・・・・・リード先端半田付部。 （ａ） （ｂ）
袷Ｚ図 噴３図 筋４図
明の一実施例の側面図、正面図、斜視図である。第２図
（ａ）、［有］）はそれぞれ本発明の他の実施例の側面
図と正面図である。第３図（ａ） 、 （ｂ）はそれぞ
れ従来のＺＩＰのぐ・□ 例を示す側面図と正面図、第４図は従来ＳＯＰの例を示
す斜視図である。 ｌ・・・・・・パッケージ本体、２・・・・・・リード
取出し面、３ 、４ 、５ 、６−−−・−外部導出リ
ード、３ａ 、４ａ・・・・・・リード先端半田付部。 （ａ） （ｂ）
袷Ｚ図 噴３図 筋４図
Claims (1)
- 半導体素子がパッケージ本体内に封止され、前記パッケ
ージ本体から外部リードが外部へ引出されている集積回
路装置において、前記外部リード先端半田付部が、前記
パッケージ本体の外部リード取出し面と平行で、かつ、
この外部リード取出し面の実装回路基板への投影面内に
あることを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16111286A JPS6316650A (ja) | 1986-07-08 | 1986-07-08 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16111286A JPS6316650A (ja) | 1986-07-08 | 1986-07-08 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6316650A true JPS6316650A (ja) | 1988-01-23 |
Family
ID=15728834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16111286A Pending JPS6316650A (ja) | 1986-07-08 | 1986-07-08 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6316650A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0233958A (ja) * | 1988-07-23 | 1990-02-05 | Nec Corp | 半導体装置 |
| JPH02309138A (ja) * | 1989-05-25 | 1990-12-25 | Fujita Corp | 窓面の熱負荷処理方法及び装置 |
-
1986
- 1986-07-08 JP JP16111286A patent/JPS6316650A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0233958A (ja) * | 1988-07-23 | 1990-02-05 | Nec Corp | 半導体装置 |
| JPH02309138A (ja) * | 1989-05-25 | 1990-12-25 | Fujita Corp | 窓面の熱負荷処理方法及び装置 |
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