JPH0738007A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0738007A JPH0738007A JP17877993A JP17877993A JPH0738007A JP H0738007 A JPH0738007 A JP H0738007A JP 17877993 A JP17877993 A JP 17877993A JP 17877993 A JP17877993 A JP 17877993A JP H0738007 A JPH0738007 A JP H0738007A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- printed wiring
- package
- wiring board
- mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 ＱＦＮ形半導体装置を実装するプリント配線
基板において、電子部品の実装密度を上げ、プリント配
線基板上の実装箇所の制約を少なくする。 【構成】 実装パッケージ２の上面部と下面部の両方に
半田接合用の外部電極３ａを設け、下面部の外部電極３
ａをプリント配線基板に半田等により接合させ、実装さ
せ、その上面部の外部電極３ａと電子部品を実装した他
のプリント配線基板とを半田等によって接合させる。
基板において、電子部品の実装密度を上げ、プリント配
線基板上の実装箇所の制約を少なくする。 【構成】 実装パッケージ２の上面部と下面部の両方に
半田接合用の外部電極３ａを設け、下面部の外部電極３
ａをプリント配線基板に半田等により接合させ、実装さ
せ、その上面部の外部電極３ａと電子部品を実装した他
のプリント配線基板とを半田等によって接合させる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に、セ
ラミックパッケージのＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎ
ｏｎ−ｌｅａｄｅｄ Ｐａｃｋａｇｅ）形半導体装置に
適用して有効な技術に関するものである。
ラミックパッケージのＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎ
ｏｎ−ｌｅａｄｅｄ Ｐａｃｋａｇｅ）形半導体装置に
適用して有効な技術に関するものである。
【０００２】
【従来の技術】本発明者が検討したところによれば、Ｑ
ＦＮ形半導体装置の構成は、図３に示すように、アルミ
ナセラミック等の材質で構成された実装パッケージ３０
の中央部に半導体チップ３１が位置しており、実装パッ
ケージ３０と一体成形されている導電部３２と半導体チ
ップ３１の導電部とは、ワイヤ３３によって電気的に接
続されている。
ＦＮ形半導体装置の構成は、図３に示すように、アルミ
ナセラミック等の材質で構成された実装パッケージ３０
の中央部に半導体チップ３１が位置しており、実装パッ
ケージ３０と一体成形されている導電部３２と半導体チ
ップ３１の導電部とは、ワイヤ３３によって電気的に接
続されている。
【０００３】そして、前記導電部３２と実装パッケージ
３０の側面から裏面にかけて形成されている半田接合用
の外部電極３４とが電気的に接続されている。
３０の側面から裏面にかけて形成されている半田接合用
の外部電極３４とが電気的に接続されている。
【０００４】また、本発明者の検討によれば、図４に示
すように、実装パッケージ３０の上面は、アルミナセラ
ミック等で形成されたキャップ３５によって封止されて
いる。
すように、実装パッケージ３０の上面は、アルミナセラ
ミック等で形成されたキャップ３５によって封止されて
いる。
【０００５】この半導体装置のプリント配線基板への実
装は、実装パッケージのパッドとプリント配線基板のラ
ンド部とを半田により接合することによって行ってい
る。
装は、実装パッケージのパッドとプリント配線基板のラ
ンド部とを半田により接合することによって行ってい
る。
【０００６】
【発明が解決しようとする課題】ところが、このセラミ
ックパッケージのＱＦＮ形半導体装置を実装する場合で
は、プリント配線基板に半導体装置を実装すると、その
実装部分には、他の電子部品を実装することができなく
なるので、実装密度が小さくなってしまう。
ックパッケージのＱＦＮ形半導体装置を実装する場合で
は、プリント配線基板に半導体装置を実装すると、その
実装部分には、他の電子部品を実装することができなく
なるので、実装密度が小さくなってしまう。
【０００７】また、多数の半導体装置を実装する場合、
プリント配線基板上への他の電子部品の実装箇所が制約
されてしまうことになる。
プリント配線基板上への他の電子部品の実装箇所が制約
されてしまうことになる。
【０００８】さらに、プラスチックパッケージでは、設
計上どうしても半導体装置のピン配置通りの導電パター
ンをプリント配線基板に配線できない時に、リードピン
を逆曲げし、半導体装置の上面と下面を逆転して実装さ
せ、ピン配置を変更させることによって対応している
が、セラミックパッケージでは、実装パッケージのリー
ド部の封止に低融点ガラスを使用しているため、リード
ピンを逆曲げすると低融点ガラスが崩れてしまうので対
応できなかった。
計上どうしても半導体装置のピン配置通りの導電パター
ンをプリント配線基板に配線できない時に、リードピン
を逆曲げし、半導体装置の上面と下面を逆転して実装さ
せ、ピン配置を変更させることによって対応している
が、セラミックパッケージでは、実装パッケージのリー
ド部の封止に低融点ガラスを使用しているため、リード
ピンを逆曲げすると低融点ガラスが崩れてしまうので対
応できなかった。
【０００９】本発明の目的は、電子部品の実装密度を上
げ、プリント配線基板上の実装箇所の制約を少なくする
ために、半導体装置上面にも電子部品の実装を行うこと
のできる半導体装置を提供することにある。
げ、プリント配線基板上の実装箇所の制約を少なくする
ために、半導体装置上面にも電子部品の実装を行うこと
のできる半導体装置を提供することにある。
【００１０】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、本願の１つの発明は、表面実装
用のリードレスセラミックパッケージの半導体装置にお
ける実装パッケージの上面部と下面部とに半田接合用の
外部電極を設けたものである。
用のリードレスセラミックパッケージの半導体装置にお
ける実装パッケージの上面部と下面部とに半田接合用の
外部電極を設けたものである。
【００１３】
【作用】上記のような構成の半導体装置によれば、半導
体装置上に、他の電子部品を実装したプリント配線基板
を、実装パッケージの上面に設けたパッドによって接合
することができる。
体装置上に、他の電子部品を実装したプリント配線基板
を、実装パッケージの上面に設けたパッドによって接合
することができる。
【００１４】それによって、半導体装置の上面にも他の
電子部品を実装したプリント配線基板を設けることがで
きるようになるので実装密度が大きくなる。
電子部品を実装したプリント配線基板を設けることがで
きるようになるので実装密度が大きくなる。
【００１５】また、半導体装置の上面にも外部電極が設
けられているので、半導体装置の上面または下面のどち
らでも、すぐにプリント配線基板に実装でき、プラスチ
ックパッケージの半導体装置のように、リードピンを逆
曲げして実装する必要がなくなる。
けられているので、半導体装置の上面または下面のどち
らでも、すぐにプリント配線基板に実装でき、プラスチ
ックパッケージの半導体装置のように、リードピンを逆
曲げして実装する必要がなくなる。
【００１６】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１７】図１は、本発明の一実施例であるセラミッ
クパッケージのＱＦＮ形半導体装置の要部断面図、図２
は、本発明の一実施例であるセラミックパッケージのＱ
ＦＮ形半導体装置の外観斜視図である。
クパッケージのＱＦＮ形半導体装置の要部断面図、図２
は、本発明の一実施例であるセラミックパッケージのＱ
ＦＮ形半導体装置の外観斜視図である。
【００１８】本実施例において、図１に示すように、半
導体装置１は、アルミナセラミック等の材質で構成され
た実装パッケージ２の中央部に半導体チップ３が位置し
ている。
導体装置１は、アルミナセラミック等の材質で構成され
た実装パッケージ２の中央部に半導体チップ３が位置し
ている。
【００１９】また、その実装パッケージ２に電解金めっ
きを施すことによって一体成形された導電部４と半導体
チップ３の導電部（図示せず）とは、ワイヤ５によって
電気的に接続されている。
きを施すことによって一体成形された導電部４と半導体
チップ３の導電部（図示せず）とは、ワイヤ５によって
電気的に接続されている。
【００２０】そして、前記導電部４は、実装パッケージ
２の外周部の上面から下面にかけて、金めっきにより実
装パッケージ２に形成されている半田接合用の外部電極
３ａに接合され、電気的に接続されている。
２の外周部の上面から下面にかけて、金めっきにより実
装パッケージ２に形成されている半田接合用の外部電極
３ａに接合され、電気的に接続されている。
【００２１】すなわち、前記半田接合用の外部電極３ａ
は、実装パッケージ２の上面部と下面部の両方に設けら
れている。
は、実装パッケージ２の上面部と下面部の両方に設けら
れている。
【００２２】また、実装パッケージ２の上面は、図２に
示すように、アルミナセラミック等で形成されたキャッ
プ６によって気密封止されている。
示すように、アルミナセラミック等で形成されたキャッ
プ６によって気密封止されている。
【００２３】次に、本実施例における作用について説明
する。
する。
【００２４】実装パッケージ２の下部の外部電極３ａ
を、半田等によりメインプリント配線基板（図示せず）
に接合させ、実装させる。
を、半田等によりメインプリント配線基板（図示せず）
に接合させ、実装させる。
【００２５】そして、その上部の外部電極３ａと電子部
品を実装した他のサブプリント配線基板（図示せず）と
を半田等によって接合させる。
品を実装した他のサブプリント配線基板（図示せず）と
を半田等によって接合させる。
【００２６】それにより、本実施例によれば、半導体装
置１の上面および下面にプリント配線基板を実装できる
ので、実装密度が大きくなり、また、電子部品の実装箇
所の制約も小さくなる。
置１の上面および下面にプリント配線基板を実装できる
ので、実装密度が大きくなり、また、電子部品の実装箇
所の制約も小さくなる。
【００２７】以上、本発明者によってなされた発明を実
施例に基づき説明したが、本発明は前記実施例に限定さ
れるものでなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
施例に基づき説明したが、本発明は前記実施例に限定さ
れるものでなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
【００２８】
【発明の効果】本発明によって開示される発明のうち、
代表的なものによって得られる効果を簡単に説明すれ
ば、以下のとおりである。
代表的なものによって得られる効果を簡単に説明すれ
ば、以下のとおりである。
【００２９】（１）本発明によれば、半導体装置の上面
にも他の電子部品を実装したプリント配線基板を接続す
ることがきるので、プリント配線基板設計の制約が少な
くなる。
にも他の電子部品を実装したプリント配線基板を接続す
ることがきるので、プリント配線基板設計の制約が少な
くなる。
【００３０】（２）また、上記（１）により、本発明で
は、半導体装置を実装した上面のスペースを利用するこ
とによって、プリント配線基板の実装密度を大きくする
ことができる。
は、半導体装置を実装した上面のスペースを利用するこ
とによって、プリント配線基板の実装密度を大きくする
ことができる。
【００３１】（３）さらに、本発明においては、半導体
装置の上面にも外部電極が設けられているので、設計上
どうしても半導体装置のピン配置通りの導電パターンを
プリント配線基板に配線できない時、プラスチックパッ
ケージの半導体装置のようにリードピンを逆曲げして実
装しなくてもよく、設計効率が向上する。
装置の上面にも外部電極が設けられているので、設計上
どうしても半導体装置のピン配置通りの導電パターンを
プリント配線基板に配線できない時、プラスチックパッ
ケージの半導体装置のようにリードピンを逆曲げして実
装しなくてもよく、設計効率が向上する。
【図１】本発明の一実施例であるセラミックパッケージ
のＱＦＮ形半導体装置の要部断面図である。
のＱＦＮ形半導体装置の要部断面図である。
【図２】本発明の一実施例であるセラミックパッケージ
のＱＦＮ形半導体装置の外観斜視図である。
のＱＦＮ形半導体装置の外観斜視図である。
【図３】本発明者により検討されたセラミックパッケー
ジのＱＦＮ形半導体装置の要部断面図である。
ジのＱＦＮ形半導体装置の要部断面図である。
【図４】本発明者により検討されたセラミックパッケー
ジのＱＦＮ形半導体装置の外観斜視図である。
ジのＱＦＮ形半導体装置の外観斜視図である。
１ 半導体装置 ２ 実装パッケージ ３ 半導体チップ ３ａ 外部電極 ４ 導電部 ５ ワイヤ ６ キャップ ３０ 実装パッケージ ３１ 半導体チップ ３２ 導電部 ３３ ワイヤ ３４ 外部電極 ３５ キャップ
Claims (1)
- 【請求項１】 表面実装用のリードレスセラミックパッ
ケージ形の半導体装置において、実装パッケージの上面
部と下面部とに半田接合用の外部電極を設けたことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17877993A JPH0738007A (ja) | 1993-07-20 | 1993-07-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17877993A JPH0738007A (ja) | 1993-07-20 | 1993-07-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738007A true JPH0738007A (ja) | 1995-02-07 |
Family
ID=16054492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17877993A Pending JPH0738007A (ja) | 1993-07-20 | 1993-07-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738007A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426494B1 (ko) * | 1999-12-20 | 2004-04-13 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 이것의 제조방법 |
-
1993
- 1993-07-20 JP JP17877993A patent/JPH0738007A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426494B1 (ko) * | 1999-12-20 | 2004-04-13 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 이것의 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6313520B1 (en) | Resin-sealed power semiconductor device including substrate with all electronic components for control circuit mounted thereon | |
| KR970013236A (ko) | 금속 회로 기판을 갖는 칩 스케일 패키지 | |
| JPH10242360A (ja) | 半導体装置 | |
| KR20010056618A (ko) | 반도체패키지 | |
| JPH0582582A (ja) | 半導体装置 | |
| JP2018190875A (ja) | 半導体装置 | |
| JPH0738007A (ja) | 半導体装置 | |
| JPH04114455A (ja) | 半導体装置及びその実装構造 | |
| JP2000183275A (ja) | 半導体装置 | |
| JPH0821668B2 (ja) | 立設実装形半導体装置 | |
| KR100331070B1 (ko) | 칩싸이즈반도체패키지의 구조 및 그 제조 방법 | |
| JPH10150065A (ja) | チップサイズパッケージ | |
| JP3127948B2 (ja) | 半導体パッケージ及びその実装方法 | |
| JPH0214558A (ja) | 半導体集積回路装置 | |
| JP3221072B2 (ja) | 樹脂封止型半導体装置 | |
| KR200154809Y1 (ko) | 표면탄성파 필터의 리드프레임 | |
| JPH0936158A (ja) | パッケージ型半導体装置の構造 | |
| JPH0222886A (ja) | 混成集積回路 | |
| JPH0521649A (ja) | 半導体装置 | |
| JPH01255259A (ja) | 樹脂封止型半導体装置 | |
| JPH05235198A (ja) | リードレスチップキャリア | |
| JP2565079B2 (ja) | 半導体装置 | |
| JPS59225553A (ja) | 半導体装置 | |
| JPH03296236A (ja) | 半導体装置 | |
| JPH01270256A (ja) | 半導体装置 |