JPH01187960A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01187960A JPH01187960A JP63012879A JP1287988A JPH01187960A JP H01187960 A JPH01187960 A JP H01187960A JP 63012879 A JP63012879 A JP 63012879A JP 1287988 A JP1287988 A JP 1287988A JP H01187960 A JPH01187960 A JP H01187960A
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- semiconductor device
- leads
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- circuit board
- printed circuit
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 239000000758 substrate Substances 0.000 abstract description 8
- 238000005476 soldering Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 2
- 238000005452 bending Methods 0.000 abstract 1
- 229910000679 solder Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 238000007747 plating Methods 0.000 description 2
- 241000272168 Laridae Species 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にリードの形状に関する
ものである。
ものである。
従来、リードがノくツケージの底部に下方に向けられて
複数並設された半導体装置は、シングルラインパッケー
ジ型半導体装置と呼ばれ、基板のスルーホールにリード
の先端部が挿入され、基板に立てられた状態に実装され
ている。これを図によって説明する。第４図は従来のこ
の種ジグザグインラインパッケージ型半導体装置を一部
を破断して示す斜視図、第５図はその側面図、第６図は
基板に実装された状態を一部を断面して示す側面図で、
これらの図において、１はジグザグインラインパッケー
ジ型半導体装置本体、２はｒｃチップ、３はこのＩＣチ
ップ２を支持するダイパッドで、このダイパッド３上に
ＩＣチップ２がろう材４によって固着されている。５は
リード、６はこのリード５と前記ＩＣチップ２の電極（
図示せず）とを接続するための金属細線で、リード５に
おける金Ｒ細線６と接合される部位には、接続が確実に
行なわれるようにＡｇメツキ等のメツキ７が旅されてい
る。また、前記リード５は後述するモード樹脂によって
パッケージが形成されてからリードフレーム（図示せず
）より分断され、パッケージより突出する先端部５ａは
互いに隣り合うリード５どうしが離間するように形成さ
れている。すなわち、互いに隣り合う各リード５の先端
部５ａは、リード５が並設される方向と直交する方向で
あって、各リードの向きと直交する方向に一定間隔を保
持するように折り曲げられている。
複数並設された半導体装置は、シングルラインパッケー
ジ型半導体装置と呼ばれ、基板のスルーホールにリード
の先端部が挿入され、基板に立てられた状態に実装され
ている。これを図によって説明する。第４図は従来のこ
の種ジグザグインラインパッケージ型半導体装置を一部
を破断して示す斜視図、第５図はその側面図、第６図は
基板に実装された状態を一部を断面して示す側面図で、
これらの図において、１はジグザグインラインパッケー
ジ型半導体装置本体、２はｒｃチップ、３はこのＩＣチ
ップ２を支持するダイパッドで、このダイパッド３上に
ＩＣチップ２がろう材４によって固着されている。５は
リード、６はこのリード５と前記ＩＣチップ２の電極（
図示せず）とを接続するための金属細線で、リード５に
おける金Ｒ細線６と接合される部位には、接続が確実に
行なわれるようにＡｇメツキ等のメツキ７が旅されてい
る。また、前記リード５は後述するモード樹脂によって
パッケージが形成されてからリードフレーム（図示せず
）より分断され、パッケージより突出する先端部５ａは
互いに隣り合うリード５どうしが離間するように形成さ
れている。すなわち、互いに隣り合う各リード５の先端
部５ａは、リード５が並設される方向と直交する方向で
あって、各リードの向きと直交する方向に一定間隔を保
持するように折り曲げられている。
８は前記ＩＣチップ１および金属細線６等を封止し、か
つ外力より保護するパッケージを構成するモールド樹脂
である。
つ外力より保護するパッケージを構成するモールド樹脂
である。
このように構成された半導体装置は第６図に示すように
実装される。同図において９はプリント基板、１０はス
ルーホールテ、このスルーホール１０はプリント基板９
の表面に形成された配線パターン（図示せず）ＶＣよっ
て他の装置（図示せず）等に接続されている。なお、１
１は半田、１２はプリント基板９上に表面実装されたチ
ップ部品である。このプリント基板９に前記半導体装置
を実装するには、半導体装置のリード５をプリント基板
９の上方からスルーホール１０内に挿入させ、プリント
基板９の下方からスルーホール１０内に半田を供給する
ことによって行なわれ、半導体装置はプリント基板９に
対して立てられた状態に実装されることになる。
実装される。同図において９はプリント基板、１０はス
ルーホールテ、このスルーホール１０はプリント基板９
の表面に形成された配線パターン（図示せず）ＶＣよっ
て他の装置（図示せず）等に接続されている。なお、１
１は半田、１２はプリント基板９上に表面実装されたチ
ップ部品である。このプリント基板９に前記半導体装置
を実装するには、半導体装置のリード５をプリント基板
９の上方からスルーホール１０内に挿入させ、プリント
基板９の下方からスルーホール１０内に半田を供給する
ことによって行なわれ、半導体装置はプリント基板９に
対して立てられた状態に実装されることになる。
すなわち、従来のこの種ジグザグインラインパッケージ
型半導体装置は互いに隣り合うリード５が先端部では離
間されているから、スルーホール１０どうしが干渉する
ことなくリード５の本数を増やすことができ、モールド
樹脂両端からリードが突出しているデュアルインライン
パッケージ型半導体装置に比べて実装面積を小さくでき
るという利点があった。
型半導体装置は互いに隣り合うリード５が先端部では離
間されているから、スルーホール１０どうしが干渉する
ことなくリード５の本数を増やすことができ、モールド
樹脂両端からリードが突出しているデュアルインライン
パッケージ型半導体装置に比べて実装面積を小さくでき
るという利点があった。
しかるに、このように構成された半導体装置を実装する
プリント基板９においては、スルーホール１０の占有面
積が大きいため、プリント基板９を小型化するために基
板９上に形成された配線パターンの配線密度を上げるに
は限度があった。
プリント基板９においては、スルーホール１０の占有面
積が大きいため、プリント基板９を小型化するために基
板９上に形成された配線パターンの配線密度を上げるに
は限度があった。
また、半田１１がプリント基板９の裏面から供給される
ため、プリント基板９上にチップ部品１２等の他の表面
実装部品が混載される場合には、プリント基板９を裏返
して半田付けしなければ々らず、半田付は作業が煩雑に
なるという問題があった。
ため、プリント基板９上にチップ部品１２等の他の表面
実装部品が混載される場合には、プリント基板９を裏返
して半田付けしなければ々らず、半田付は作業が煩雑に
なるという問題があった。
本発明に係る半導体装置は、リードを、隣り合うリード
の先端部が互いに反対方向を向き、かつ半導体装置実装
用基板の表面と平行になるよう折り曲げたものである。
の先端部が互いに反対方向を向き、かつ半導体装置実装
用基板の表面と平行になるよう折り曲げたものである。
リードが基板の配線パターン上に半田付けされ、半導体
装置は基板に表面実装される。
装置は基板に表面実装される。
以下、その構成等を図に示す実施例により詳細に説明す
る。
る。
第１図は本発明に係る半導体装置を示す斜視図、第２図
はその側面図、第３図は基板に実装された状態を一部を
断面して示す側面図である。これらの図において前記従
来例で説明したものと同一もしくは同等部材については
同一符号を付し、ここにおいて詳細な説明は省略する。
はその側面図、第３図は基板に実装された状態を一部を
断面して示す側面図である。これらの図において前記従
来例で説明したものと同一もしくは同等部材については
同一符号を付し、ここにおいて詳細な説明は省略する。
これらの図において、２１は本発明に係る半導体装置、
２２はリードで、このリード２２は前記従来例で説明し
たリードと同様にパッケージの底部に下方に向けて複数
並設されている。さらＫこのリード２２は、隣り合うリ
ード２２の先端部２２ａが互いに反対方向を向き、かつ
プリント基板９０表面と平行になるよう折シ曲げられて
おシ、第２図に示すように、側面視略ガルウィング状に
形成されている。
２２はリードで、このリード２２は前記従来例で説明し
たリードと同様にパッケージの底部に下方に向けて複数
並設されている。さらＫこのリード２２は、隣り合うリ
ード２２の先端部２２ａが互いに反対方向を向き、かつ
プリント基板９０表面と平行になるよう折シ曲げられて
おシ、第２図に示すように、側面視略ガルウィング状に
形成されている。
このように形成されたリード２２を有する半導体装置２
１は第３図に示すようにプリント基板９に実装させるに
は、予めプリント基板９上にリード２２と対応する配線
パターン（図示せず）を形成しておき、この配線パター
ン上にリード２２の先端部２２ｍを半田１１によって固
着させればよい。
１は第３図に示すようにプリント基板９に実装させるに
は、予めプリント基板９上にリード２２と対応する配線
パターン（図示せず）を形成しておき、この配線パター
ン上にリード２２の先端部２２ｍを半田１１によって固
着させればよい。
したがって本発明に係る半導体装置２１は、プリント基
板９上にスルーホールを使用せずに表面実装されるとと
くなるから、プリント基板９上の配線パターンの配線密
度を上げることができ、またプリント基板９０表面側か
ら半田付けされることになる。
板９上にスルーホールを使用せずに表面実装されるとと
くなるから、プリント基板９上の配線パターンの配線密
度を上げることができ、またプリント基板９０表面側か
ら半田付けされることになる。
以上説明したように本発明によれば、リードを、隣り合
うリードの先端部が互いに反対方向を向き、かつ半導体
装置実装用基板の表面と平行になるよう折り曲げたため
、リードは基板の配線パターン上に半田付けされること
になり、スルーホールが不要になるから、配線パターン
の配線密度を上げることができ基板の小型化が実現され
ると共に、同種のＱＦＰ型半導体装置に比べ実装密度を
向上させることができる。また、半導体装置は基板に表
面実装されることになり、基板の表面側から半田が供給
され半田付けされることになるから、基板上に他の表面
実装部品が混載される場合でも基板を裏返して半田付け
する必要がないので、半田付はプロセスを簡略化するこ
とができるという効果もある。
うリードの先端部が互いに反対方向を向き、かつ半導体
装置実装用基板の表面と平行になるよう折り曲げたため
、リードは基板の配線パターン上に半田付けされること
になり、スルーホールが不要になるから、配線パターン
の配線密度を上げることができ基板の小型化が実現され
ると共に、同種のＱＦＰ型半導体装置に比べ実装密度を
向上させることができる。また、半導体装置は基板に表
面実装されることになり、基板の表面側から半田が供給
され半田付けされることになるから、基板上に他の表面
実装部品が混載される場合でも基板を裏返して半田付け
する必要がないので、半田付はプロセスを簡略化するこ
とができるという効果もある。
第１図は本発明に係る半導体装置を示す斜視図、第２図
はその側面図、第３図は基板に実装された状態を一部を
断面して示す側面図、第４図は従来の半導体装置を一部
を破断して示す斜視図、第５図はその側面図、第６図は
基板に実装された状態を一部を断面して示す側面図であ
る。 ９・・拳・プリント基板、２１・・・・半導体装置、２
２・・・・リード、２２１・・・・先端部。
はその側面図、第３図は基板に実装された状態を一部を
断面して示す側面図、第４図は従来の半導体装置を一部
を破断して示す斜視図、第５図はその側面図、第６図は
基板に実装された状態を一部を断面して示す側面図であ
る。 ９・・拳・プリント基板、２１・・・・半導体装置、２
２・・・・リード、２２１・・・・先端部。
Claims (1)
- リードがパッケージの底部に下方に向けられて複数並設
され、互いに隣り合うリードのそれぞれの先端部がリー
ドの並設方向と直交する水平方向に離間された半導体装
置において、前記リードを、隣り合うリードの先端部が
互いに反対方向を向き、かつ半導体装置実装用基板の表
面と平行になるよう折り曲げたことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012879A JPH01187960A (ja) | 1988-01-22 | 1988-01-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012879A JPH01187960A (ja) | 1988-01-22 | 1988-01-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01187960A true JPH01187960A (ja) | 1989-07-27 |
Family
ID=11817702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63012879A Pending JPH01187960A (ja) | 1988-01-22 | 1988-01-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01187960A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393926B1 (ko) * | 1997-06-30 | 2003-11-28 | 오끼 덴끼 고오교 가부시끼가이샤 | 전자부품용실장구조체 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS622638A (ja) * | 1985-06-28 | 1987-01-08 | Toshiba Corp | 半導体装置 |
| JPS62136060A (ja) * | 1985-12-09 | 1987-06-19 | Mitsubishi Electric Corp | 半導体装置 |
-
1988
- 1988-01-22 JP JP63012879A patent/JPH01187960A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS622638A (ja) * | 1985-06-28 | 1987-01-08 | Toshiba Corp | 半導体装置 |
| JPS62136060A (ja) * | 1985-12-09 | 1987-06-19 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393926B1 (ko) * | 1997-06-30 | 2003-11-28 | 오끼 덴끼 고오교 가부시끼가이샤 | 전자부품용실장구조체 |
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