JPH0685142A - Ic用パッケージ - Google Patents

Ic用パッケージ

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Publication number
JPH0685142A
JPH0685142A JP4237953A JP23795392A JPH0685142A JP H0685142 A JPH0685142 A JP H0685142A JP 4237953 A JP4237953 A JP 4237953A JP 23795392 A JP23795392 A JP 23795392A JP H0685142 A JPH0685142 A JP H0685142A
Authority
JP
Japan
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package
lead
adjacent
view
surface mount
Prior art date
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Withdrawn
Application number
JP4237953A
Other languages
English (en)
Inventor
Hideaki Yamauchi
秀明 山内
Masaru Iwasaki
勝 岩崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Kyushu Ltd
Original Assignee
NEC Kyushu Ltd
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Filing date
Publication date
Application filed by NEC Kyushu Ltd filed Critical NEC Kyushu Ltd
Priority to JP4237953A priority Critical patent/JPH0685142A/ja
Publication of JPH0685142A publication Critical patent/JPH0685142A/ja
Withdrawn legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3421Leaded components

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】表面実装型のIC用パッケージにおいて、隣り
合う外部リード先端同士の接触によるショート不良及び
プリント基板へ実装時の半田プリッジを防止する。 【構成】外部リードとして、ガルウィング形状の外部リ
ード2とJリード形状の外部リード3の2種類が交互に
配置された表面実装型IC用パッケージとなっている。
これにより、外部からの力による外部リード変形時に、
隣り合う外部リード先端の接触を防止することができる
という効果を有する。又、プリント基板への実装時にお
いても、半田実装部を二段に並べることが可能となり隣
い合う半田実装部の距離を長く取れ、半田ブリッジを防
止するという効果を有する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はIC用パッケージに関
し、特に表面実装型のIC用パッケージに関する。
【0002】
【従来の技術】従来、表面実装型のIC用パッケージに
は、図3(a),(b),(c)に示す様に、直方体又
は立方体に樹脂成形されたパッケージ本体1の4つの側
面から4方向に同一の幅で導出され実装する為に途中よ
り下方に成形され、さらに、パッケージ本体1底面より
やや下方で再び外側に成形されたガルウィング形状の外
部リード2を有するQFPパッケージがある。
【0003】又、図4(a),(b),(c)に示す様
に、直方体又は立方体に樹脂成形されたパッケージ本体
1の対向する平行な2つの側面から2方向に同一の幅で
導出され、実装する為に途中より下方に成形され、さら
に、パッケージ本体1底面よりやや下方で再び外側に成
形されたガルウィング形状の外部リード2を有するSO
Pパッケージがある。
【0004】図3および図4で説明した以外の表面実装
型のIC用パッケージとしてはPLCC,SOJのパッ
ケージが有り、外部リード形状としては、パッケージ本
体の側面から外方向に導出されて、パッケージ本体の内
側へ成形されたJリード形状の外部リードを有するもの
がある。
【0005】この様に、従来の表面実装型のIC用パッ
ケージは、ガルウィング形状のQFPパッケージ,SO
PパッケージにしてもJリード形状のPLCCパッケー
ジ,SOJパッケージにしても隣り合う外部リードは、
同一方向に成形されていた。
【0006】
【発明が解決しようとする課題】上述した従来の表面実
装型のIC用パッケージは、プリント基板への実装密度
を向上させる為に小型化かつ多ピン化の傾向にあり、隣
りあう外部リードが狭ピッチになって来ている。その
為、隣り合う外部リードの変形で先端が接触しショート
不良になるという問題点があった。
【0007】又、同時にプリント基板上の実装パターン
においても隣り合うパターンの間隔を狭くする必要があ
り特に半田実装部においてはICのわずかな外部リード
曲り,ずれ及び異物の付着により半田ブリッジを起こす
という問題点があった。
【0008】本発明の目的は、隣り合う外部リードのシ
ョート不良や半田ブリッジの発生がなく、実装密度の向
上が可能なIC用パッケージを提供することにある。
【0009】
【課題を解決するための手段】本発明は、パッケージ本
体と、該パッケージ本体の側面から導出された複数の外
部リードを有する表面実装型のIC用パッケージにおい
て、前記外部リードの形状をガルウィン形状とJリード
形状の2種の形状にて構成し、それぞれの形状の前記外
部リードを交互に配置する。
【0010】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【0011】図1(a),(b),(c)は本発明の第
1の実施例のコーナ部の斜視図,側面図及び平面図であ
る。
【0012】第1の実施例は、図1(a),(b),
(c)に示す様に、4方向に外部リードを持つIC用パ
ッケージの例で、パッケージ本体1の4つの側面から外
方向に水平に導出されて途中から下方へ曲られ、さら
に、パッケージ本体1の底面よりやや下方で外側に曲げ
られたガルウィング形状の外部リード2と、パッケージ
本体1の側面から外方向に導出されてパッケージ本体1
の内方向へ曲げられたJリード形状の外部リード3とが
交互に配置されている。
【0013】図2(a),(b),(c)は本発明の第
2の実施例のコーナ部の斜視図,側面図及び平面図であ
る。
【0014】第2の実施例は、図2(a),(b),
(c)に示すよに、2方向に外部リードを持つIC用パ
ッケージの例で、パッケージ本体1の対向する2つの側
面から外方向に水平に導出されて途中から下方へ曲ら
れ、さらに、パッケージ本体1底面よりやや下方で外側
に曲げられた外部リード2とパッケージ本体1の対向す
る2つの側面から外方向に導出されてパッケージ本体1
の内方向へ曲げられた外部リード3が交互に配置されて
いる。
【0015】
【発明の効果】以上説明したように本発明は、パッケー
ジ本体の外部リードとしてガルウィングタイプのリード
形状とJリードタイプのリード形状を交互に配置するこ
とにより、外部からの力によるリード変形時に隣り合う
リード先端の接触を防止することができるという効果を
有する。
【0016】又、プリント基板への実装時においても半
田実装部を二段に並べることが可能となり隣り合う半田
実装部の距離を長く取れ半田ブリッジを防止するという
効果を有する。図1(a)及び図3(a)に示す様に、
従来技術のリード先端間隔(距離)4をaとした場合、
本発明のリード先端間隔4は2aと2倍となる。
【図面の簡単な説明】
【図1】本発明の第1の実施例のコーナ部の斜視図,側
面図及び平面図である。
【図2】本発明の第2の実施例のコーナ部の斜視図,側
面図及び平面図である。
【図3】従来のQFPパッケージの一例のコーナ部の斜
視図,側面図及び平面図である。
【図4】従来のSOPパッケージの一例のコーナ部の斜
視図,側面図及び平面図である。
【符号の説明】
1 パッケージ本体 2 外部リード(ガルウィング形状) 3 外部リード(Jリード形状) 4 リード先端間隔

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 パッケージ本体と、該パッケージ本体の
    側面から導出された複数の外部リードを有する表面実装
    型のIC用パッケージにおいて、前記外部リードの形状
    をガルウィン形状とJリード形状の2種の形状にて構成
    し、それぞれの形状の前記外部リードを交互に配置した
    ことを特徴とするIC用パッケージ。
JP4237953A 1992-09-07 1992-09-07 Ic用パッケージ Withdrawn JPH0685142A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4237953A JPH0685142A (ja) 1992-09-07 1992-09-07 Ic用パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4237953A JPH0685142A (ja) 1992-09-07 1992-09-07 Ic用パッケージ

Publications (1)

Publication Number Publication Date
JPH0685142A true JPH0685142A (ja) 1994-03-25

Family

ID=17022917

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4237953A Withdrawn JPH0685142A (ja) 1992-09-07 1992-09-07 Ic用パッケージ

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JP (1) JPH0685142A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7531895B2 (en) 2005-02-25 2009-05-12 Texas Instruments Incorporated Integrated circuit package and method of manufacture thereof
US11415624B2 (en) 2019-01-31 2022-08-16 Yamaichi Electronics Co., Ltd. Socket for inspection
US20220399257A1 (en) * 2021-06-11 2022-12-15 Nxp Usa, Inc. Integrated circuit package and method to manufacture the integrated circuit package to reduce bond wire defects in the integrated circuit package

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Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19991130