JPH0685142A - Ｉｃ用パッケージ - Google Patents
Ｉｃ用パッケージInfo
- Publication number
- JPH0685142A JPH0685142A JP4237953A JP23795392A JPH0685142A JP H0685142 A JPH0685142 A JP H0685142A JP 4237953 A JP4237953 A JP 4237953A JP 23795392 A JP23795392 A JP 23795392A JP H0685142 A JPH0685142 A JP H0685142A
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- JP
- Japan
- Prior art keywords
- package
- lead
- adjacent
- view
- surface mount
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【目的】表面実装型のＩＣ用パッケージにおいて、隣り
合う外部リード先端同士の接触によるショート不良及び
プリント基板へ実装時の半田プリッジを防止する。 【構成】外部リードとして、ガルウィング形状の外部リ
ード２とＪリード形状の外部リード３の２種類が交互に
配置された表面実装型ＩＣ用パッケージとなっている。
これにより、外部からの力による外部リード変形時に、
隣り合う外部リード先端の接触を防止することができる
という効果を有する。又、プリント基板への実装時にお
いても、半田実装部を二段に並べることが可能となり隣
い合う半田実装部の距離を長く取れ、半田ブリッジを防
止するという効果を有する。
合う外部リード先端同士の接触によるショート不良及び
プリント基板へ実装時の半田プリッジを防止する。 【構成】外部リードとして、ガルウィング形状の外部リ
ード２とＪリード形状の外部リード３の２種類が交互に
配置された表面実装型ＩＣ用パッケージとなっている。
これにより、外部からの力による外部リード変形時に、
隣り合う外部リード先端の接触を防止することができる
という効果を有する。又、プリント基板への実装時にお
いても、半田実装部を二段に並べることが可能となり隣
い合う半田実装部の距離を長く取れ、半田ブリッジを防
止するという効果を有する。
Description
【０００１】
【産業上の利用分野】本発明はＩＣ用パッケージに関
し、特に表面実装型のＩＣ用パッケージに関する。
し、特に表面実装型のＩＣ用パッケージに関する。
【０００２】
【従来の技術】従来、表面実装型のＩＣ用パッケージに
は、図３（ａ），（ｂ），（ｃ）に示す様に、直方体又
は立方体に樹脂成形されたパッケージ本体１の４つの側
面から４方向に同一の幅で導出され実装する為に途中よ
り下方に成形され、さらに、パッケージ本体１底面より
やや下方で再び外側に成形されたガルウィング形状の外
部リード２を有するＱＦＰパッケージがある。
は、図３（ａ），（ｂ），（ｃ）に示す様に、直方体又
は立方体に樹脂成形されたパッケージ本体１の４つの側
面から４方向に同一の幅で導出され実装する為に途中よ
り下方に成形され、さらに、パッケージ本体１底面より
やや下方で再び外側に成形されたガルウィング形状の外
部リード２を有するＱＦＰパッケージがある。
【０００３】又、図４（ａ），（ｂ），（ｃ）に示す様
に、直方体又は立方体に樹脂成形されたパッケージ本体
１の対向する平行な２つの側面から２方向に同一の幅で
導出され、実装する為に途中より下方に成形され、さら
に、パッケージ本体１底面よりやや下方で再び外側に成
形されたガルウィング形状の外部リード２を有するＳＯ
Ｐパッケージがある。
に、直方体又は立方体に樹脂成形されたパッケージ本体
１の対向する平行な２つの側面から２方向に同一の幅で
導出され、実装する為に途中より下方に成形され、さら
に、パッケージ本体１底面よりやや下方で再び外側に成
形されたガルウィング形状の外部リード２を有するＳＯ
Ｐパッケージがある。
【０００４】図３および図４で説明した以外の表面実装
型のＩＣ用パッケージとしてはＰＬＣＣ，ＳＯＪのパッ
ケージが有り、外部リード形状としては、パッケージ本
体の側面から外方向に導出されて、パッケージ本体の内
側へ成形されたＪリード形状の外部リードを有するもの
がある。
型のＩＣ用パッケージとしてはＰＬＣＣ，ＳＯＪのパッ
ケージが有り、外部リード形状としては、パッケージ本
体の側面から外方向に導出されて、パッケージ本体の内
側へ成形されたＪリード形状の外部リードを有するもの
がある。
【０００５】この様に、従来の表面実装型のＩＣ用パッ
ケージは、ガルウィング形状のＱＦＰパッケージ，ＳＯ
ＰパッケージにしてもＪリード形状のＰＬＣＣパッケー
ジ，ＳＯＪパッケージにしても隣り合う外部リードは、
同一方向に成形されていた。
ケージは、ガルウィング形状のＱＦＰパッケージ，ＳＯ
ＰパッケージにしてもＪリード形状のＰＬＣＣパッケー
ジ，ＳＯＪパッケージにしても隣り合う外部リードは、
同一方向に成形されていた。
【０００６】
【発明が解決しようとする課題】上述した従来の表面実
装型のＩＣ用パッケージは、プリント基板への実装密度
を向上させる為に小型化かつ多ピン化の傾向にあり、隣
りあう外部リードが狭ピッチになって来ている。その
為、隣り合う外部リードの変形で先端が接触しショート
不良になるという問題点があった。
装型のＩＣ用パッケージは、プリント基板への実装密度
を向上させる為に小型化かつ多ピン化の傾向にあり、隣
りあう外部リードが狭ピッチになって来ている。その
為、隣り合う外部リードの変形で先端が接触しショート
不良になるという問題点があった。
【０００７】又、同時にプリント基板上の実装パターン
においても隣り合うパターンの間隔を狭くする必要があ
り特に半田実装部においてはＩＣのわずかな外部リード
曲り，ずれ及び異物の付着により半田ブリッジを起こす
という問題点があった。
においても隣り合うパターンの間隔を狭くする必要があ
り特に半田実装部においてはＩＣのわずかな外部リード
曲り，ずれ及び異物の付着により半田ブリッジを起こす
という問題点があった。
【０００８】本発明の目的は、隣り合う外部リードのシ
ョート不良や半田ブリッジの発生がなく、実装密度の向
上が可能なＩＣ用パッケージを提供することにある。
ョート不良や半田ブリッジの発生がなく、実装密度の向
上が可能なＩＣ用パッケージを提供することにある。
【０００９】
【課題を解決するための手段】本発明は、パッケージ本
体と、該パッケージ本体の側面から導出された複数の外
部リードを有する表面実装型のＩＣ用パッケージにおい
て、前記外部リードの形状をガルウィン形状とＪリード
形状の２種の形状にて構成し、それぞれの形状の前記外
部リードを交互に配置する。
体と、該パッケージ本体の側面から導出された複数の外
部リードを有する表面実装型のＩＣ用パッケージにおい
て、前記外部リードの形状をガルウィン形状とＪリード
形状の２種の形状にて構成し、それぞれの形状の前記外
部リードを交互に配置する。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１（ａ），（ｂ），（ｃ）は本発明の第
１の実施例のコーナ部の斜視図，側面図及び平面図であ
る。
１の実施例のコーナ部の斜視図，側面図及び平面図であ
る。
【００１２】第１の実施例は、図１（ａ），（ｂ），
（ｃ）に示す様に、４方向に外部リードを持つＩＣ用パ
ッケージの例で、パッケージ本体１の４つの側面から外
方向に水平に導出されて途中から下方へ曲られ、さら
に、パッケージ本体１の底面よりやや下方で外側に曲げ
られたガルウィング形状の外部リード２と、パッケージ
本体１の側面から外方向に導出されてパッケージ本体１
の内方向へ曲げられたＪリード形状の外部リード３とが
交互に配置されている。
（ｃ）に示す様に、４方向に外部リードを持つＩＣ用パ
ッケージの例で、パッケージ本体１の４つの側面から外
方向に水平に導出されて途中から下方へ曲られ、さら
に、パッケージ本体１の底面よりやや下方で外側に曲げ
られたガルウィング形状の外部リード２と、パッケージ
本体１の側面から外方向に導出されてパッケージ本体１
の内方向へ曲げられたＪリード形状の外部リード３とが
交互に配置されている。
【００１３】図２（ａ），（ｂ），（ｃ）は本発明の第
２の実施例のコーナ部の斜視図，側面図及び平面図であ
る。
２の実施例のコーナ部の斜視図，側面図及び平面図であ
る。
【００１４】第２の実施例は、図２（ａ），（ｂ），
（ｃ）に示すよに、２方向に外部リードを持つＩＣ用パ
ッケージの例で、パッケージ本体１の対向する２つの側
面から外方向に水平に導出されて途中から下方へ曲ら
れ、さらに、パッケージ本体１底面よりやや下方で外側
に曲げられた外部リード２とパッケージ本体１の対向す
る２つの側面から外方向に導出されてパッケージ本体１
の内方向へ曲げられた外部リード３が交互に配置されて
いる。
（ｃ）に示すよに、２方向に外部リードを持つＩＣ用パ
ッケージの例で、パッケージ本体１の対向する２つの側
面から外方向に水平に導出されて途中から下方へ曲ら
れ、さらに、パッケージ本体１底面よりやや下方で外側
に曲げられた外部リード２とパッケージ本体１の対向す
る２つの側面から外方向に導出されてパッケージ本体１
の内方向へ曲げられた外部リード３が交互に配置されて
いる。
【００１５】
【発明の効果】以上説明したように本発明は、パッケー
ジ本体の外部リードとしてガルウィングタイプのリード
形状とＪリードタイプのリード形状を交互に配置するこ
とにより、外部からの力によるリード変形時に隣り合う
リード先端の接触を防止することができるという効果を
有する。
ジ本体の外部リードとしてガルウィングタイプのリード
形状とＪリードタイプのリード形状を交互に配置するこ
とにより、外部からの力によるリード変形時に隣り合う
リード先端の接触を防止することができるという効果を
有する。
【００１６】又、プリント基板への実装時においても半
田実装部を二段に並べることが可能となり隣り合う半田
実装部の距離を長く取れ半田ブリッジを防止するという
効果を有する。図１（ａ）及び図３（ａ）に示す様に、
従来技術のリード先端間隔（距離）４をａとした場合、
本発明のリード先端間隔４は２ａと２倍となる。
田実装部を二段に並べることが可能となり隣り合う半田
実装部の距離を長く取れ半田ブリッジを防止するという
効果を有する。図１（ａ）及び図３（ａ）に示す様に、
従来技術のリード先端間隔（距離）４をａとした場合、
本発明のリード先端間隔４は２ａと２倍となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例のコーナ部の斜視図，側
面図及び平面図である。
面図及び平面図である。
【図２】本発明の第２の実施例のコーナ部の斜視図，側
面図及び平面図である。
面図及び平面図である。
【図３】従来のＱＦＰパッケージの一例のコーナ部の斜
視図，側面図及び平面図である。
視図，側面図及び平面図である。
【図４】従来のＳＯＰパッケージの一例のコーナ部の斜
視図，側面図及び平面図である。
視図，側面図及び平面図である。
１ パッケージ本体 ２ 外部リード（ガルウィング形状） ３ 外部リード（Ｊリード形状） ４ リード先端間隔
Claims (1)
- 【請求項１】 パッケージ本体と、該パッケージ本体の
側面から導出された複数の外部リードを有する表面実装
型のＩＣ用パッケージにおいて、前記外部リードの形状
をガルウィン形状とＪリード形状の２種の形状にて構成
し、それぞれの形状の前記外部リードを交互に配置した
ことを特徴とするＩＣ用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237953A JPH0685142A (ja) | 1992-09-07 | 1992-09-07 | Ｉｃ用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237953A JPH0685142A (ja) | 1992-09-07 | 1992-09-07 | Ｉｃ用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685142A true JPH0685142A (ja) | 1994-03-25 |
Family
ID=17022917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4237953A Withdrawn JPH0685142A (ja) | 1992-09-07 | 1992-09-07 | Ｉｃ用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685142A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7531895B2 (en) | 2005-02-25 | 2009-05-12 | Texas Instruments Incorporated | Integrated circuit package and method of manufacture thereof |
| US11415624B2 (en) | 2019-01-31 | 2022-08-16 | Yamaichi Electronics Co., Ltd. | Socket for inspection |
| US20220399257A1 (en) * | 2021-06-11 | 2022-12-15 | Nxp Usa, Inc. | Integrated circuit package and method to manufacture the integrated circuit package to reduce bond wire defects in the integrated circuit package |
-
1992
- 1992-09-07 JP JP4237953A patent/JPH0685142A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7531895B2 (en) | 2005-02-25 | 2009-05-12 | Texas Instruments Incorporated | Integrated circuit package and method of manufacture thereof |
| US11415624B2 (en) | 2019-01-31 | 2022-08-16 | Yamaichi Electronics Co., Ltd. | Socket for inspection |
| US20220399257A1 (en) * | 2021-06-11 | 2022-12-15 | Nxp Usa, Inc. | Integrated circuit package and method to manufacture the integrated circuit package to reduce bond wire defects in the integrated circuit package |
| US11784112B2 (en) * | 2021-06-11 | 2023-10-10 | Nxp Usa, Inc. | Integrated circuit package and method to manufacture the integrated circuit package to reduce bond wire defects in the integrated circuit package |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |