JPS62266855A - 半導体パツケ−ジと実装方法 - Google Patents
半導体パツケ−ジと実装方法Info
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- JPS62266855A JPS62266855A JP61109459A JP10945986A JPS62266855A JP S62266855 A JPS62266855 A JP S62266855A JP 61109459 A JP61109459 A JP 61109459A JP 10945986 A JP10945986 A JP 10945986A JP S62266855 A JPS62266855 A JP S62266855A
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- 238000000034 method Methods 0.000 title claims description 5
- 238000004806 packaging method and process Methods 0.000 title abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract 3
- 229910000679 solder Inorganic materials 0.000 abstract description 11
- 239000011347 resin Substances 0.000 abstract description 6
- 229920005989 resin Polymers 0.000 abstract description 6
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体パッケージおよびその実装方法に関す
るものである。
るものである。
（従来の技術）
近年、半導体パッケージは、半導体素子の集積度および
機能の増大によって、多リード化が進み、また、高密度
実装化のために、リード間隔が短縮し、さらに、Ｄ Ｉ
Ｐ （Ｄｕａｌ Ｉｎ−１ｉｎｅ Ｐａｃｋａｇｅ）
に代表されるパッケージ側面の２方向から外部リードが
突出する形状から、４方向から外部リードが突出するＦ
Ｐ Ｐ （Ｆｌａｔ Ｐｌａｓｔｉｃ Ｐａｃｋａｇ
ｅ）に移ることによって多リード化に対応して来た。
機能の増大によって、多リード化が進み、また、高密度
実装化のために、リード間隔が短縮し、さらに、Ｄ Ｉ
Ｐ （Ｄｕａｌ Ｉｎ−１ｉｎｅ Ｐａｃｋａｇｅ）
に代表されるパッケージ側面の２方向から外部リードが
突出する形状から、４方向から外部リードが突出するＦ
Ｐ Ｐ （Ｆｌａｔ Ｐｌａｓｔｉｃ Ｐａｃｋａｇ
ｅ）に移ることによって多リード化に対応して来た。
（発明が解決しようとする問題点）
このようにリード間隔が狭くなってくると、半田接着法
で基板に実装する際に、隣接するリードの半［Ｕが接触
する危険性のために、リード間隔の縮小化には限界があ
り、従って、リード数が増加すると半導体パッケージが
大形化するという問題があった。
で基板に実装する際に、隣接するリードの半［Ｕが接触
する危険性のために、リード間隔の縮小化には限界があ
り、従って、リード数が増加すると半導体パッケージが
大形化するという問題があった。
本発明は上記の問題点を解決するもので、リード間隔を
縮小しても隣接するリードの半田接触の危険が少なく、
実装密度の向上と、パッケージの小形化が可能な半導体
パッケージとその実装方法を提供するものである。
縮小しても隣接するリードの半田接触の危険が少なく、
実装密度の向上と、パッケージの小形化が可能な半導体
パッケージとその実装方法を提供するものである。
（問題点を解決するための手段）
上記の問題点を解決するために、本発明は、半導体パッ
ケージの側面と、上面又は底面のいずれか一方の面とか
ら、交互に外部リードを突出させ、さらに、側面から突
出している外部リードは２種類のリード形状を用いて交
互に、また上面又は底面から突出する外部リードは千鳥
状にそれぞれ配置し、実装時には、上記の片側４列に構
成した外部リードをプリント基板の両面に分け、基板の
配線との半田接着位置が隣接するリード毎に列を違える
ようにしたものである。
ケージの側面と、上面又は底面のいずれか一方の面とか
ら、交互に外部リードを突出させ、さらに、側面から突
出している外部リードは２種類のリード形状を用いて交
互に、また上面又は底面から突出する外部リードは千鳥
状にそれぞれ配置し、実装時には、上記の片側４列に構
成した外部リードをプリント基板の両面に分け、基板の
配線との半田接着位置が隣接するリード毎に列を違える
ようにしたものである。
（作 用）
上記の構成により、各列の見掛けのリード間隔を実際の
リード間隔より広くすることができ、相隣接する外部リ
ードと基板配線との半田接着位置が離れるので、隣接リ
ードの半田接触の危険性が低下する。
リード間隔より広くすることができ、相隣接する外部リ
ードと基板配線との半田接着位置が離れるので、隣接リ
ードの半田接触の危険性が低下する。
また、多リード化した場合にも、実際のリードピッチが
狭くできるので、それだけ半導体パッケージの小形化が
可能となる。
狭くできるので、それだけ半導体パッケージの小形化が
可能となる。
（実施例）
本発明による一実施例を第１図および第２図により説明
する。
する。
第１図は本発明による半導体パッケージを実装した断面
図で、半導体パッケージは、樹脂１で樹脂封止された中
に、半導体チップ２がワイヤ３によって内部リード４に
結線されている。半導体パッケージの側面から突出して
いる外部リード５および６は、樹脂１の外部でそれぞれ
ガルウィング（Ｇｕｌｆすｉｎｇ）形およびＤ Ｉ Ｐ
（Ｄｕａｌ Ｉｎ−１ｉｎｅ Ｐａｃｋ−ａｇｅ）形
に、半導体パッケージの底面が突出している外部リード
７および８は、樹脂１の内部でそれぞれ鉤形に成形され
、２列を形成している。
図で、半導体パッケージは、樹脂１で樹脂封止された中
に、半導体チップ２がワイヤ３によって内部リード４に
結線されている。半導体パッケージの側面から突出して
いる外部リード５および６は、樹脂１の外部でそれぞれ
ガルウィング（Ｇｕｌｆすｉｎｇ）形およびＤ Ｉ Ｐ
（Ｄｕａｌ Ｉｎ−１ｉｎｅ Ｐａｃｋ−ａｇｅ）形
に、半導体パッケージの底面が突出している外部リード
７および８は、樹脂１の内部でそれぞれ鉤形に成形され
、２列を形成している。
第２図は第１図の半導体パッケージを底面から見た背面
図で、樹脂１で封止された３４リードの半導体パッケー
ジは、その側面から突出するガルウィング形外部リード
５とＤＩＰ形外郊外部リード６交互に配列されており、
その底面から突出する２列を形成するピン状外部リード
７および８は交互に千鳥状に配列されている。
図で、樹脂１で封止された３４リードの半導体パッケー
ジは、その側面から突出するガルウィング形外部リード
５とＤＩＰ形外郊外部リード６交互に配列されており、
その底面から突出する２列を形成するピン状外部リード
７および８は交互に千鳥状に配列されている。
第１図に戻って、実装基板９には、側面から突出するＤ
ＩＰ形外郊外部リード６底面がら突出するピン形外部リ
ード７および８とが挿通する貫通孔が設けられており、
実装時に、ガルウィング形外部リード５は実装基板９の
上面で、ＤＩＰ形外郊外部リード６ン形外部リード７お
よび８は実装基板９の下面でそれぞれ配線に半田１０に
より半田接着される。
ＩＰ形外郊外部リード６底面がら突出するピン形外部リ
ード７および８とが挿通する貫通孔が設けられており、
実装時に、ガルウィング形外部リード５は実装基板９の
上面で、ＤＩＰ形外郊外部リード６ン形外部リード７お
よび８は実装基板９の下面でそれぞれ配線に半田１０に
より半田接着される。
再び第２図に戻って、寸法線ａおよび寸法線すで示すよ
うに、４種類の外部リード５，６，７および８のリード
ピッチはａ、４種類それぞれのり−ドピッチはｂで、ａ
＝Ｌｂになるように構成されている。従って、見掛けの
リードピッチｂを４倍に広くすることができ、それだけ
実装時の隣接リード間の半田接触の危険性を少なくする
ことができる。
うに、４種類の外部リード５，６，７および８のリード
ピッチはａ、４種類それぞれのり−ドピッチはｂで、ａ
＝Ｌｂになるように構成されている。従って、見掛けの
リードピッチｂを４倍に広くすることができ、それだけ
実装時の隣接リード間の半田接触の危険性を少なくする
ことができる。
なお１本実施例では、半導体パッケージの側面から２種
類、底面から２列の外部リードがそれぞれ突出している
が、４種類に限定するものでない。
類、底面から２列の外部リードがそれぞれ突出している
が、４種類に限定するものでない。
例えば、側面は１種類の外部リード、底面は２列以」二
の外部リードを千鳥状又は雁行状に配置してもよい。
の外部リードを千鳥状又は雁行状に配置してもよい。
また、外部リードを半導体パッケージの２方向に突出さ
せたが、４方向に突出させることも可能である。
せたが、４方向に突出させることも可能である。
また、本実施例は樹脂封止パッケージの場合について説
明したが、セラミックパッケージの場合にも適用し得る
ことは勿論である。
明したが、セラミックパッケージの場合にも適用し得る
ことは勿論である。
（発明の効果）
以上説明したように、本発明によれば、見掛けのリード
間隔を広くすることができ、実装時に隣接リードの半田
接触の危険性が大幅に低減する。
間隔を広くすることができ、実装時に隣接リードの半田
接触の危険性が大幅に低減する。
また、多リード化した場合、実際のリードピッチを狭く
することが可能となり、それだけ半導体パッケージの小
形化が可能となる。
することが可能となり、それだけ半導体パッケージの小
形化が可能となる。
第１図は本発明による半導体パッケージと実装後の断面
図、第２図は第１図の半導体パッケージの背面図である
。 １・・・樹脂、 ２・・・半導体チップ、 ３・・・ワ
イヤ、 ４・・・内部リード、 ５・・・ガルウィ
ング形外部リード、 ６・・・ＤＩＰ形外部リード、
７．８・・・ピン形外部リード、 ９・・・実装基
板、 １０・・・半田、 ａ・・・外部り−ドピッチ、
ｂ・・・各列の外部リードピッチ。 特許出願人 松下電子工業株式会社 ゝ（リン 第１図 １−樹脂 ２・ 午畢喬ケ・・ヂ ３・・ワｌＩ叉 ４・・ 内部リード ５ 槽・１＠ λ １ ？ト仲す−ド６・
４す゛）任ｂ 第２り１−さｐリード７ ・ 々く
糧ｂ 育 １ クトざ官ソード８ ・ 刈くめ Ａ′
２クト多やリード９・芙襄矩えゑ １ｏ・・矛旧
図、第２図は第１図の半導体パッケージの背面図である
。 １・・・樹脂、 ２・・・半導体チップ、 ３・・・ワ
イヤ、 ４・・・内部リード、 ５・・・ガルウィ
ング形外部リード、 ６・・・ＤＩＰ形外部リード、
７．８・・・ピン形外部リード、 ９・・・実装基
板、 １０・・・半田、 ａ・・・外部り−ドピッチ、
ｂ・・・各列の外部リードピッチ。 特許出願人 松下電子工業株式会社 ゝ（リン 第１図 １−樹脂 ２・ 午畢喬ケ・・ヂ ３・・ワｌＩ叉 ４・・ 内部リード ５ 槽・１＠ λ １ ？ト仲す−ド６・
４す゛）任ｂ 第２り１−さｐリード７ ・ 々く
糧ｂ 育 １ クトざ官ソード８ ・ 刈くめ Ａ′
２クト多やリード９・芙襄矩えゑ １ｏ・・矛旧
Claims (2)
- （１）パッケージの側面と、上記パッケージの上面又は
底面のいずれか一方の面とから外部リードを交互に突出
せしめ、上記の側面から突出した外部リードは少なくと
も２種類以上のリード形状を交互に配列し、上記の上面
又は底面から突出した外部リードは千鳥状に配列したこ
とを特徴とする半導体パッケージ。 - （２）パッケージの側面から突出する２種類のリード形
状からなる第１および第２外部リードのうち、第１外部
リードは基板の第１面の配線に、第２外部リードと、パ
ッケージの上面又は底面から突出する外部リードとは、
上記基板の第１面の背面の第２面の配線にそれぞれ接続
することを特徴とする特許請求の範囲第（１）項記載の
半導体パッケージの実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61109459A JPS62266855A (ja) | 1986-05-15 | 1986-05-15 | 半導体パツケ−ジと実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61109459A JPS62266855A (ja) | 1986-05-15 | 1986-05-15 | 半導体パツケ−ジと実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62266855A true JPS62266855A (ja) | 1987-11-19 |
Family
ID=14510768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61109459A Pending JPS62266855A (ja) | 1986-05-15 | 1986-05-15 | 半導体パツケ−ジと実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62266855A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254246U (ja) * | 1988-10-13 | 1990-04-19 | ||
| US5592019A (en) * | 1994-04-19 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and module |
-
1986
- 1986-05-15 JP JP61109459A patent/JPS62266855A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254246U (ja) * | 1988-10-13 | 1990-04-19 | ||
| US5592019A (en) * | 1994-04-19 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and module |
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