JPS59189662A - 樹脂封止型半導体装置 - Google Patents
樹脂封止型半導体装置Info
- Publication number
- JPS59189662A JPS59189662A JP6472183A JP6472183A JPS59189662A JP S59189662 A JPS59189662 A JP S59189662A JP 6472183 A JP6472183 A JP 6472183A JP 6472183 A JP6472183 A JP 6472183A JP S59189662 A JPS59189662 A JP S59189662A
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- JP
- Japan
- Prior art keywords
- projections
- resin
- package
- lead terminals
- tips
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
- H01L23/49551—Cross section geometry characterised by bent parts
- H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［ａｌ 発明の技術分野
本発明はリード端子を半導体パッケージ内側に折曲して
形成されるリードチップキャリア（Ｌｅａｄｅｄｃｉ＋
ｉｐ ｃａｒｒｉｅｒ ）構造の半導体装置に関するも
のである。
形成されるリードチップキャリア（Ｌｅａｄｅｄｃｉ＋
ｉｐ ｃａｒｒｉｅｒ ）構造の半導体装置に関するも
のである。
（ｂｌ 技術の背景
近年集積回路は微細加工の発展源こ伴い高密度。
高集積化され素子容量は増大し、素子を収容する半導体
パッケージは大型化する傾向にある。しかも各分野に広
範囲に使用されるため半導体装置を搭載する電子機器装
置によっては装置の小型化を計るため子ツブレベルは勿
論、パッケージレヘルでの実装効率向上を目指した半導
体装置が要請される。
パッケージは大型化する傾向にある。しかも各分野に広
範囲に使用されるため半導体装置を搭載する電子機器装
置によっては装置の小型化を計るため子ツブレベルは勿
論、パッケージレヘルでの実装効率向上を目指した半導
体装置が要請される。
［ｃｌ 従来技術さ問題点
第１図、第２図は従来のリードチップキャリア構造の樹
脂封止型半導体装置を示す図であり第１図は側面図、第
２図は底部を示す平面図である。
脂封止型半導体装置を示す図であり第１図は側面図、第
２図は底部を示す平面図である。
リードフレームのグイステージに半導体素子を搭載し、
ワイヤボンデング処理した後、多数個一度にモールド成
型し、しかる後に個々に切離して独立した半導体パッケ
ージｌを形成する。外部リード端子３を樹脂部２内側に
プレスにより折曲成形する。通常所定の几形状となすよ
う数回の折曲げ成形を行ないスチフネス強度が十分保て
るように配属する。折曲した外部リード端子３をプリン
ト板又は機器装置に半田付等により固定するものであり
、これにより従来構造の半導体パッケージｔこ比し実装
域を低減させるものである。しカニしこのように構成さ
れる半導体パッケージ１では運搬又は試験実装時等にお
けるハンドリングに際し、外部リード端子３が変形し隣
り合うリードが接触しやすい。かかる問題は多ビン構成
になるに従い更に顕著となる。
ワイヤボンデング処理した後、多数個一度にモールド成
型し、しかる後に個々に切離して独立した半導体パッケ
ージｌを形成する。外部リード端子３を樹脂部２内側に
プレスにより折曲成形する。通常所定の几形状となすよ
う数回の折曲げ成形を行ないスチフネス強度が十分保て
るように配属する。折曲した外部リード端子３をプリン
ト板又は機器装置に半田付等により固定するものであり
、これにより従来構造の半導体パッケージｔこ比し実装
域を低減させるものである。しカニしこのように構成さ
れる半導体パッケージ１では運搬又は試験実装時等にお
けるハンドリングに際し、外部リード端子３が変形し隣
り合うリードが接触しやすい。かかる問題は多ビン構成
になるに従い更に顕著となる。
（ｄｌ 発明の目的
本発明は上記の欠点に鑑み、折曲した外部ＩＪ−ド端子
をガイドさせるための複数の突起を封止部底面に備えた
樹脂封止型半導体装置の提供を目的とする。
をガイドさせるための複数の突起を封止部底面に備えた
樹脂封止型半導体装置の提供を目的とする。
（ｅｌ 発明の構成
上記目的は本発明によれは半導体素子を収容した樹脂パ
ンケージの底面に複数の突起をＭし、該樹脂パッケージ
から表出する複数のリードの先端が該突起間の空間に位
置する様に折曲げられることによって達せられる。
ンケージの底面に複数の突起をＭし、該樹脂パッケージ
から表出する複数のリードの先端が該突起間の空間に位
置する様に折曲げられることによって達せられる。
（ｆｌ 発明の実施例
以下本発明の実施例を図面により詳述する。第３図は本
発明の一実施例である牛導体装置のパッケージ底面を示
す平面図、第４図はパッケージ側向の一部を示す拡大図
である。図において半導体パッケージ１１の底面に等間
隔ピッチに複数の突起１２を配設する。突起１２は外部
リード端子１３に対応して整列性をもって形成される。
発明の一実施例である牛導体装置のパッケージ底面を示
す平面図、第４図はパッケージ側向の一部を示す拡大図
である。図において半導体パッケージ１１の底面に等間
隔ピッチに複数の突起１２を配設する。突起１２は外部
リード端子１３に対応して整列性をもって形成される。
その形成法はモールド釜型の下型に四部を形成し樹脂を
加熱注入してモールド成形時一体的に形成する。従らて
モールド成形プロセスを変更することなく容易にできる
。パッケージ底面の四隅は図示するように突起１２の形
成域が十分とれない為斜線で示す突起１２′を他より小
さくする。このように形成した突起１２間に折曲した外
部リード端子１３の先端が位置する様にすることで、外
部リード端子１３はカイトされ、ハンドリング時に変形
を来すことはない。
加熱注入してモールド成形時一体的に形成する。従らて
モールド成形プロセスを変更することなく容易にできる
。パッケージ底面の四隅は図示するように突起１２の形
成域が十分とれない為斜線で示す突起１２′を他より小
さくする。このように形成した突起１２間に折曲した外
部リード端子１３の先端が位置する様にすることで、外
部リード端子１３はカイトされ、ハンドリング時に変形
を来すことはない。
（ｇ 発明の効果
以上詳細に説明したように本発明の突起を有するリード
チｙブキャリア構造の牛導体装置とすることにより実装
効率を減少させることなくハンドリンク、実装時のリー
ド端子の変形を防止する大きな効果がある。猿た本発明
のリード曲り防止用カイトを設けていても下記（１１〜
＋４１の効果は矢われていγＪい。ｔｌｌ実装面の平面
性良好、（２１側面よりリード接着部が露呈してお（り
笑装時の半田フラックス除去、洗浄が容易、（３）スト
レス吸収能先人、（４）半田付状態を目視で検査し易い
（２）と同じ理由０
チｙブキャリア構造の牛導体装置とすることにより実装
効率を減少させることなくハンドリンク、実装時のリー
ド端子の変形を防止する大きな効果がある。猿た本発明
のリード曲り防止用カイトを設けていても下記（１１〜
＋４１の効果は矢われていγＪい。ｔｌｌ実装面の平面
性良好、（２１側面よりリード接着部が露呈してお（り
笑装時の半田フラックス除去、洗浄が容易、（３）スト
レス吸収能先人、（４）半田付状態を目視で検査し易い
（２）と同じ理由０
第１図、第２図は従来のリードチ、ブキャリア構造の樹
脂封止形半導体装置を示す図であり第１図は・［１１１
１面図、第２図は底面を示す平面図、第３図は本発明の
実施例である半導体装置のパッケージ底面を示す平面図
、第４図はバクケージ側面の一部を示す拡大図である。 図中１１・・−・・半導体パッケージ、１２．１２’突
起、１３・・・・・・外部リード。 郭 １ 図 お ２ 図 Ｌ 葛 ３ 図 １ １４ 図 ＋ｌ
脂封止形半導体装置を示す図であり第１図は・［１１１
１面図、第２図は底面を示す平面図、第３図は本発明の
実施例である半導体装置のパッケージ底面を示す平面図
、第４図はバクケージ側面の一部を示す拡大図である。 図中１１・・−・・半導体パッケージ、１２．１２’突
起、１３・・・・・・外部リード。 郭 １ 図 お ２ 図 Ｌ 葛 ３ 図 １ １４ 図 ＋ｌ
Claims (1)
- 半導体素子を収容した樹脂パッケージの底面に複数の突
起を有し、該樹脂パッケージから表出する複数のリード
の先端が該突起間の空間をこ位置する様に折曲げられて
成ることを特徴とする樹脂封止型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6472183A JPS59189662A (ja) | 1983-04-13 | 1983-04-13 | 樹脂封止型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6472183A JPS59189662A (ja) | 1983-04-13 | 1983-04-13 | 樹脂封止型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59189662A true JPS59189662A (ja) | 1984-10-27 |
Family
ID=13266297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6472183A Pending JPS59189662A (ja) | 1983-04-13 | 1983-04-13 | 樹脂封止型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59189662A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63289846A (ja) * | 1987-05-21 | 1988-11-28 | Nec Corp | 半導体装置用パッケ−ジ |
| JPH0316249A (ja) * | 1989-06-14 | 1991-01-24 | Matsushita Electron Corp | Ｊリードパッケージ型半導体装置 |
| JPH03104147A (ja) * | 1989-09-18 | 1991-05-01 | Hitachi Ltd | 電子部品 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5317276A (en) * | 1976-07-30 | 1978-02-17 | Amp Inc | Integrated circuit package and method of manufacture thereof |
| JPS57155758A (en) * | 1981-03-23 | 1982-09-25 | Hitachi Ltd | Semiconductor device |
| JPS59161851A (ja) * | 1983-03-07 | 1984-09-12 | Hitachi Tokyo Electronics Co Ltd | 電子部品 |
-
1983
- 1983-04-13 JP JP6472183A patent/JPS59189662A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5317276A (en) * | 1976-07-30 | 1978-02-17 | Amp Inc | Integrated circuit package and method of manufacture thereof |
| JPS57155758A (en) * | 1981-03-23 | 1982-09-25 | Hitachi Ltd | Semiconductor device |
| JPS59161851A (ja) * | 1983-03-07 | 1984-09-12 | Hitachi Tokyo Electronics Co Ltd | 電子部品 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63289846A (ja) * | 1987-05-21 | 1988-11-28 | Nec Corp | 半導体装置用パッケ−ジ |
| JPH0316249A (ja) * | 1989-06-14 | 1991-01-24 | Matsushita Electron Corp | Ｊリードパッケージ型半導体装置 |
| JPH03104147A (ja) * | 1989-09-18 | 1991-05-01 | Hitachi Ltd | 電子部品 |
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