JPH0451552A - 集積回路パッケージ - Google Patents
集積回路パッケージInfo
- Publication number
- JPH0451552A JPH0451552A JP16057790A JP16057790A JPH0451552A JP H0451552 A JPH0451552 A JP H0451552A JP 16057790 A JP16057790 A JP 16057790A JP 16057790 A JP16057790 A JP 16057790A JP H0451552 A JPH0451552 A JP H0451552A
- Authority
- JP
- Japan
- Prior art keywords
- leads
- bending
- lead
- package
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 claims description 9
- 238000005452 bending Methods 0.000 abstract description 10
- 241000272168 Laridae Species 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、電子回路を構成する面実装タイプの集積回
路パッケージに関するものである。
路パッケージに関するものである。
[従来の技術]
第4図ないし第6図に従来の集積回路パッケージを示す
。
。
第4図はガルウィングタイプのリードを有する面実装タ
イプの集積回路パッケージを示す図であり、図において
、1はリード、2はパッケージ本体である。リード1は
、パッケージ本体2の側面2aより外方に突出されたア
ーム1aの先端側を下方に折曲させた後、先端を基板の
パッドに沿うように外方に折曲して成る接続片1bを有
している。
イプの集積回路パッケージを示す図であり、図において
、1はリード、2はパッケージ本体である。リード1は
、パッケージ本体2の側面2aより外方に突出されたア
ーム1aの先端側を下方に折曲させた後、先端を基板の
パッドに沿うように外方に折曲して成る接続片1bを有
している。
第5図はJベントタイプのリードを有する面実装タイプ
の集積回路パッケージを示す図で、このタイプのリード
3は、パッケージ本体2の側面2aより下方に突出する
先端側が内側にU字状に折曲されて成る接続片3aを有
する。
の集積回路パッケージを示す図で、このタイプのリード
3は、パッケージ本体2の側面2aより下方に突出する
先端側が内側にU字状に折曲されて成る接続片3aを有
する。
尚、上記各リード1,3はそれぞれのパッケージ本体2
の側面2aより同形状のリードが複数本所定間隔を隔て
て1列状に配設されている。
の側面2aより同形状のリードが複数本所定間隔を隔て
て1列状に配設されている。
上記各タイプの集積回路パッケージは、リード1あるい
はリード3をはんだ等でパッドに固着することにより基
板に実装される。
はリード3をはんだ等でパッドに固着することにより基
板に実装される。
しかしながら上記各集積回路パッケージでは、リードが
1列状に配設されているため、多リード化に対応できな
い。
1列状に配設されているため、多リード化に対応できな
い。
そこで、多リード化に対応するため、特開平1−205
456号公報に示されたようなものがある。これは第6
図に示すように、パッケージ本体2の側面2aより上下
2列にガルウィングタイプのリードLA、IBを配設し
たものである。
456号公報に示されたようなものがある。これは第6
図に示すように、パッケージ本体2の側面2aより上下
2列にガルウィングタイプのリードLA、IBを配設し
たものである。
[発明が解決しようとする課題]
しかしながら、上記特開平1−205456号公報に開
示された発明によれば、パッケージの側面より上下2列
に配設されたリードIA、IBがともにガルウィングタ
イプのリードであるため、リフローはんだ付けの際、第
6図に示すように、上段のリード11部に形成するフイ
シン1−4aが下段のリード18部のフィレット4bに
接触する可能性が比較的大きくなり、これを防ぐために
上下段のリード間隔あるいは基板5上に形成するパッド
6.7の間隔を大きくとらなければならず、高密度実装
に対応できないといった問題点があった。
示された発明によれば、パッケージの側面より上下2列
に配設されたリードIA、IBがともにガルウィングタ
イプのリードであるため、リフローはんだ付けの際、第
6図に示すように、上段のリード11部に形成するフイ
シン1−4aが下段のリード18部のフィレット4bに
接触する可能性が比較的大きくなり、これを防ぐために
上下段のリード間隔あるいは基板5上に形成するパッド
6.7の間隔を大きくとらなければならず、高密度実装
に対応できないといった問題点があった。
本発明は上記問題点を解消するためになされたもので、
多リード化に容易に対応できるとともに。
多リード化に容易に対応できるとともに。
高密度実装を可能とする集積回路パッケージを得ること
を目的としている。
を目的としている。
[課厘を解決するための手段]
本発明の集積回路パッケージは、パッケージの側面より
上下2段に突出させた上リードと下リードとを備え、上
リードは外方に突出したアーム先端側を下方に折曲した
後、先端が基板のパッドに沿うように外方に折曲されて
成る接続片を有するごとく構成し、下リードは下方に突
出する先端側が内側にU字状に折曲されて成る接続片を
有するごとく構成し、各接続片をそれぞれ上記基板の各
パッドに接続するようにしたものである。
上下2段に突出させた上リードと下リードとを備え、上
リードは外方に突出したアーム先端側を下方に折曲した
後、先端が基板のパッドに沿うように外方に折曲されて
成る接続片を有するごとく構成し、下リードは下方に突
出する先端側が内側にU字状に折曲されて成る接続片を
有するごとく構成し、各接続片をそれぞれ上記基板の各
パッドに接続するようにしたものである。
[作用]
上下2段にリードを設けるので多リード化に対応できる
。また、上段のリード部に形成するフィレットが下段の
リード部のフィレットに接触する可能性が比較的少なく
、上下段のリード間隔あるいは基板に形成するパッドの
間隔を小さくすることが可能となる。
。また、上段のリード部に形成するフィレットが下段の
リード部のフィレットに接触する可能性が比較的少なく
、上下段のリード間隔あるいは基板に形成するパッドの
間隔を小さくすることが可能となる。
[発明の実施例]
以下、この発明の集積回路パッケージを第1図ないし第
3図に基づいて説明する。尚、第4図ないし第6図の従
来例と同じものは同一符号を付しその説明を省略する。
3図に基づいて説明する。尚、第4図ないし第6図の従
来例と同じものは同一符号を付しその説明を省略する。
各回において、11.12はパッケージ本体2の側面2
aより上下2段に突出するごとく設けられたリードで、
上リード11はパッケージ本体2の側面2aより外方に
突出したアームllaの先端側を下方に折曲した後、先
端を基板15のパッド16に沿うように外方に折曲して
成る接続片1 l bを有するガルウィングタイプのリ
ードで、下リード12はパッケージ本体2の側面2aよ
り下方に突出する先端側が内側にU字状に折曲されて成
る接続片12aを有するJベンドタイプのリードである
。
aより上下2段に突出するごとく設けられたリードで、
上リード11はパッケージ本体2の側面2aより外方に
突出したアームllaの先端側を下方に折曲した後、先
端を基板15のパッド16に沿うように外方に折曲して
成る接続片1 l bを有するガルウィングタイプのリ
ードで、下リード12はパッケージ本体2の側面2aよ
り下方に突出する先端側が内側にU字状に折曲されて成
る接続片12aを有するJベンドタイプのリードである
。
上記各接続片11b、12aはそれぞれ上記基板15の
各パッド16.17に接続され、リフローはんだ付けさ
れる。
各パッド16.17に接続され、リフローはんだ付けさ
れる。
上記実施例によれば、上下2段にリードを設けるので、
多リード化に対応できるとともに、上段のリード11部
に形成するフイシンh l 4 aが下段のリード12
部のフィレット14bに接触する可能性が比較的少なく
、上下段のリード間隔あるいは基板15上に形成するパ
ッド16.17の間隔を小さくすることが可能となり、
高密度実装が可能となる。
多リード化に対応できるとともに、上段のリード11部
に形成するフイシンh l 4 aが下段のリード12
部のフィレット14bに接触する可能性が比較的少なく
、上下段のリード間隔あるいは基板15上に形成するパ
ッド16.17の間隔を小さくすることが可能となり、
高密度実装が可能となる。
[発明の効果コ
以上説明したように、本発明の集積回路パッケージによ
れば、パッケージの側面より上下2段に突出させた上リ
ードと下リードとを備え、上リードは外方に突出したア
ーム先端側を下方に折曲した後、先端が基板のパッドに
沿うように外方に折曲されて成る接続片を有するごとく
構成し、下リードは下方に突出する先端側が内側にU字
状に折曲されて成る接続片を有するごとく構成し、各接
続片をそれぞれ上記基板の各パッドに接続するようにし
たので、多リード化に容易に対応できるとともに、高密
度実装が可能となる。
れば、パッケージの側面より上下2段に突出させた上リ
ードと下リードとを備え、上リードは外方に突出したア
ーム先端側を下方に折曲した後、先端が基板のパッドに
沿うように外方に折曲されて成る接続片を有するごとく
構成し、下リードは下方に突出する先端側が内側にU字
状に折曲されて成る接続片を有するごとく構成し、各接
続片をそれぞれ上記基板の各パッドに接続するようにし
たので、多リード化に容易に対応できるとともに、高密
度実装が可能となる。
第1図ないし第3図は本発明の集積回路パッケージの一
実施例を示し、第1図は要部構成斜視図、第2図は横か
ら見た要部構成図、第3図は動作説明図、第4図ないし
第6図は従来の集積回路パッケージの例を示し、第4図
、第5図は横から見た要部構成図、第6図は動作説明図
である。 2・・・パッケージ本体、2a・・・側面、]1・・・
上リート、11 a−アーム、llb、12a−接続片
、12・・・下リード、15・・・基板、16.17・
・・パッド。
実施例を示し、第1図は要部構成斜視図、第2図は横か
ら見た要部構成図、第3図は動作説明図、第4図ないし
第6図は従来の集積回路パッケージの例を示し、第4図
、第5図は横から見た要部構成図、第6図は動作説明図
である。 2・・・パッケージ本体、2a・・・側面、]1・・・
上リート、11 a−アーム、llb、12a−接続片
、12・・・下リード、15・・・基板、16.17・
・・パッド。
Claims (1)
- 【特許請求の範囲】 パッケージ本体の側面より上下2段に突出させた上リ
ードと下リードとを備え、 上リードは外方に突出したアーム先端側を下方に折曲し
た後、先端が基板のパッドに沿うように外方に折曲され
て成る接続片を有し、 下リードは下方に突出する先端側が内側にU字状に折曲
されて成る接続片を有し、 上記各接続片はそれぞれ上記基板の各パッドに接続され
ることを特徴とする集積回路パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16057790A JPH0451552A (ja) | 1990-06-19 | 1990-06-19 | 集積回路パッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16057790A JPH0451552A (ja) | 1990-06-19 | 1990-06-19 | 集積回路パッケージ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0451552A true JPH0451552A (ja) | 1992-02-20 |
Family
ID=15717973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16057790A Pending JPH0451552A (ja) | 1990-06-19 | 1990-06-19 | 集積回路パッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0451552A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10840171B2 (en) | 2018-11-28 | 2020-11-17 | Texas Instruments Incorporated | Integrated circuit package including inward bent leads |
-
1990
- 1990-06-19 JP JP16057790A patent/JPH0451552A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10840171B2 (en) | 2018-11-28 | 2020-11-17 | Texas Instruments Incorporated | Integrated circuit package including inward bent leads |
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