JPH03211865A - 半導体のリード - Google Patents

半導体のリード

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Publication number
JPH03211865A
JPH03211865A JP2007465A JP746590A JPH03211865A JP H03211865 A JPH03211865 A JP H03211865A JP 2007465 A JP2007465 A JP 2007465A JP 746590 A JP746590 A JP 746590A JP H03211865 A JPH03211865 A JP H03211865A
Authority
JP
Japan
Prior art keywords
lead
plate
semiconductor
present
resistance value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007465A
Other languages
English (en)
Inventor
Tatsuya Tominaga
富永 辰也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP2007465A priority Critical patent/JPH03211865A/ja
Publication of JPH03211865A publication Critical patent/JPH03211865A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/306Lead-in-hole components, e.g. affixing or retention before soldering, spacing means
    • H05K3/308Adaptations of leads
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3447Lead-in-hole components

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  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は各種電気機器に使用する半導体のリードに関す
る。
従来の技術 以下に従来の半導体のリードについて説明する。
第7図、第8図及び第9図に示すように、ICチップの
バッド6とリードフレームの端子7を金線(又はアルミ
線)8で接続し、モールディング(mo ld ing
)してパッケージ2を形成した後リードフレームを切断
し平板状のリード5を構成する。
発明が解決しようとする課題 しかしながら上記の従来の構成では、半導体をプリント
基板等に実装する場合に、平板状のリードに半田の接触
する面積が小さいのでリードとプリント基板間で断線し
たり抵抗値が増加するという問題点を有していた。
本発明は上記従来の問題点を解決するもので半田の接触
する面積が大きい半導体のリードを提供することを目的
とする。
課題を解決するための手段 この目的を達成するために本発明の半導体のリードは、
平板状のリードを凹凸状若しくは周上に加工又は平板状
のリードを捩り加工した構成を有している。
作用 この構成によって半導体をプリント基板等に実装する場
合に半田が毛細管現象によってリードに沿って広がり接
触する面積が大きくなることとなる。
実施例 以下、本発明の一実施例について図面を参照しながら説
明する。本発明の実施例を示す第1図乃至第6図は、従
来例で記述したように構成したリードを加工した要部を
示す図である。
本発明の第1の実施例の第1図及び第2図に示すように
平板状のリードの半田付部を先端から凹凸状に加工して
リード1とする。
本発明の第2の実施例の第3図及び第4図に示すように
平板状のリードの半田付部を円筒状に加工してリード3
とする。
本発明の第3の実施例の第5図及び第6図に示すように
平板状のリードの先端と根元を固定して捩り加工してリ
ード4とする。
以上のように本実施例によれば、平板状のリードの半田
付部を加工することにより、リードに半田が接触する面
積が大きくなり、実装時のリードとプリント基板間の断
線や抵抗値増加を減少させることができる。
発明の効果 以上の実施例の説明からも明らかなように、本発明は、
平板状のリードを凹凸状若しくは筒状に加工又は平板状
のリードを捩り加工した構成とすることにより、半導体
をプリント基板等に実装する場合に、リードとプリント
基板間の断線不良や抵抗値増加を防ぐことのできる優れ
た半導体のリードを実現できるものである。
【図面の簡単な説明】
第1図は本発明の第1の実施例における半導体のリード
の要部を示す正面図、第2図は同底面図、第3図は本発
明の第2の実施例における半導体のリードの要部を示す
正面図、第4図は同底面図、第5図は本発明の第3の実
施例における半導体のリードの要部を示す正面図、第6
図は同底面図、第7図は従来の半導体の内部構成を示す
一部を切欠した斜視図、第8図は従来の半導体リードの
要部を示す正面図、第9図は同底面図である。 L  3,4・・・・・・リード、2・・・・・・パッ
ケージ。

Claims (1)

    【特許請求の範囲】
  1. 平板状のリードを凹凸状若しくは筒状に加工又は平板状
    のリードを捩り加工した半導体のリード。
JP2007465A 1990-01-17 1990-01-17 半導体のリード Pending JPH03211865A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007465A JPH03211865A (ja) 1990-01-17 1990-01-17 半導体のリード

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007465A JPH03211865A (ja) 1990-01-17 1990-01-17 半導体のリード

Publications (1)

Publication Number Publication Date
JPH03211865A true JPH03211865A (ja) 1991-09-17

Family

ID=11666562

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007465A Pending JPH03211865A (ja) 1990-01-17 1990-01-17 半導体のリード

Country Status (1)

Country Link
JP (1) JPH03211865A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629152U (ja) * 1992-09-17 1994-04-15 太陽誘電株式会社 面実装用電子部品

Cited By (1)

* Cited by examiner, † Cited by third party
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JPH0629152U (ja) * 1992-09-17 1994-04-15 太陽誘電株式会社 面実装用電子部品

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