JPS63265451A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、基板表面への高密度実装を可能とする、半
導体装置のパッケージ隋造の改良に関するものである。

〔従来の技術〕

モ→←噸酬快情−テ 第５図、乃至第７図は、従来の面実装型半導体装置の一
実施例を示し、第Ｓ図は、その斜視図、第６図は、その
−実施例ｊの透視平面図、第７図は、他の実施例の透視
平面図である。

図にお−て、田はメモリ用などの半導体装置、ｌ！ＩＨ
半導体素子で、半導体基板の矩形状の一平面近傍に集積
回路（Ｖ％ずれも図示せず）が形成されている。１３；
は半導体素子（！１の内部電極、＋４１は半導体素子１
！１と外部回路（図示せず）とを接続する外部リード、
１組は内部電極１８１と外部リード＋４１を接続する金
（Ａｕ）ａ等のボンディングワイヤ、＋６１ｒ１半導体
素子（！１ｔ−取付けるポンディングパッド、１７１＃
″ｊｆ１Ｍ脂又はセラミック等で形成される、半導体素
子（２１、内部電極１３：、外部り一ド１４：の一部分
、ボンディングワイヤ４）及びポンディングパッド１６
）を封止するパッケージである。

従来の半導体装置は上記のように構成され、元は第７図
の一実施！Ａ４Ｃ示すように、半導体素子、２１０婆槓
°回路が形成されている平面の瞠辺近傍に内部電極（３
１が配置され、長辺側に外部り一ド１４１が引き出され
るものであった。これに、それ以前の半導体装置が、内
部電極を四囲にまばらに配置した半導体素子を内蔵し、
その外部リードを半導体素子の長辺側に引き出すもので
あったが、半導体装置の高機能化、高集積化に伴い、半
導体素子の平面？有効利用して半導体素子のサイズアッ
プを抑えるという観点から、内部電極１３１１にその平
面の短辺近傍に密に配置し、外部リードｎｌＩ／ｉ、以
前の製品と同じ位置に引き出すようにしたものである。

−然し、第７図に示すもののように、内部電極１３）が
配置αされていない、半導体素子１２１の長辺側に外部
リード（４１が引き出されるものでは、内部電極（３１
近傍から引き出し位置管で外部リード（４１を引き回さ
なければならず、このため、外部リード（４１の形状が
複雑で、かつ、かさばるため、半導体装置…全体の寸法
は依然として大きなものであった。

半導体装置…の基板（図示せず）への実装密度を高める
ためには、その寸法が極力小さなものであることを要し
、第７に示すものの改良されたものとして、第６図の実
施例に示すものが実施されてきた。

即ち、外部リード１４１倉内部電極１３＋が配置されて
いる、半導体素子１２）の短辺側へ引き出す構造とする
ことにより、外部リード（４１の形状を単純化し、かつ
、そのかさばりを無くして半導体装置（凰１の寸法を縮
小化したものである。

然し、第６図に示す構造のものでは、外部リード１４＋
どうしの間隔が、半導体装置１１：全基板に実装する際
の半田ブリッジによる短絡防止を図る点から、少なくと
も０．５６１以上は確保される必要があるため、この部
分の全体の幅寸法りは、半導体素子（２１の短辺寸法ｌ
に比べて大きなものとなる。このため、パッケージ１力
は幅寸法りを基に、はぼ直方体状に形成されている。

〔発明が解決しようとする問題点〕

カードｘＣ用基板等のように、極めて小いさめ基板面積
の表面に多数の半導体装置を実装する場合、その占有面
積を極力小いさくすることは、実装密度を高める上で是
非必要である。然るに、上記のような第６図に示す従来
の半導体装置…では、パッケージ＋７１の寸法と形状が
、外部リード１４１部の幅寸法りを基に、はぼ直方体状
に形成されているため、外部リード１４）が引き出され
ていない側の、半導体素子とパッケージ＋７１の側面間
が有効利用されず、ｒ＠ｖｃ占有面積を広げるだけの無
駄な部分となり、基板への実装密度を高める妨げになっ
ているという問題点があった。

この発明に係る半導体装置は、上記のような問題点を解
決するためになされたもので、基板への高密度実装を可
能とする半導体装置を得ることｔ目的とする。

〔発明を解決するための手段〕

この発明に係る半導体装置は、集積回路が形成されてい
る矩形状の平面の短辺近傍に内部電極が配置されている
半導体素子と、この内部電極の近傍から、該半導体素子
の長手方向に外側へ向って引き出された、該半導体素子
の外部リードの一部分とを、該半導体素子の長辺側の、
少なくとも一方の側面に切り欠ぎ部が設けられたパッケ
ージで封止して形成させたものである。

〔作用〕

基板に半導体装置を実装する場合には、チップトランジ
スタやチップコンデンサ等の他の回４°ノ路素子も同時
に実装される。′ この場合、並設された半導体装置間ｖｃは、そのパッケ
ージに設けられた切り欠ぎ部による空間ができるが、こ
の空間の基板上にも上記他の回路素子を実装できるので
基板への実装密度が高められる。

〔実施例〕

第１図乃至第８図は、この発明の一実施例を示し、第１
図はその斜視図、４８図は＾視平面図、第３図は基板へ
の実装状態を示す平面図であり、１１１〜（））は上記
の従来装置と同−父は相当のものである。

（８）にパッケージ鳳フ）の両側面に％　４１ｇａｍ、
深さ１、８　ｃｍの寸法で設けられた切り欠ぎ部、（９
１け。

一般に良く使用される２０ｇ　ｔｓｔｘ　Ｘ　２．５額
寸法のチップトランジスタである。

第８図に示すようにチップトランジスタ（９１ハ、並設
された半導体装置Ｉｌ＋の切り欠ぎ部（８）間に鎖板上
に実装され、ここに実装される部品の分だけ、従来のも
のよりも基板への実装密度が高着ることとなる。

なお、上記実施例では、半導体素子１２）の長辺側の、
パッケージｔｅｌの両側面に切り欠ぎ部（８）を設けた
ものを示したが、第４図の他の実施例に示すように、半
導体素子（２１ヲ一方に寄せて、パッケージ（〕）の他
方の側面のみに、１ｗ４３　ＩｊｊＩ％深さ２、５　ａ
ｇの寸法で、−個所の切り欠ぎ部（８）が形成されるも
のであっても同様の効果がある。

〔発明の効果〕

この発明は以上説明したとおり、半導体素子の長辺側の
、少なくとも一方のパッケージの開面に切り欠ぎ部？設
けるという簡単な構造により、半導体装置を基板に実装
する際、この切り欠ぎ部の基板上に他の回路素子を実装
できるので、基板の実装密度を高められる効果がある。

【図面の簡単な説明】

第１１２３は、この発明の一実施例を示す斜視図、第２
図は、その透視平面図、第３図は、その実装状態を示す
平面図％第４図は、この発明の池の実施ｇＡＪ１！−示
す透視平面図、第６図は、従来の半導体装置の一実施例
を示す斜視図、第６図は、そのｄ視平面図、第７図は、
従来の半導体装置の他の実施例の透視平面図である。 図において、１１１は半導体装置、１２１は半導体素子
、１３＋　Ｆｉ内部電極、１４）は外部リード、１７１
はパッケージ、（８）は切り欠ぎ部である。 なお、各図中、同一符号は同−又は相当部分を示す。 以上。

Claims (1)

【特許請求の範囲】
1. （１）集積回路が形成されている矩形状の平面の短辺近
   傍に内部電極が配置されている半導体素子と、該内部電
   極近傍から、該半導体素子の長手方向に外側へ向つて形
   成され、間隔を置いて配置された、該内部電極と電気的
   に接続される外部リードと、該半導体素子と該外部リー
   ドの一部分とを封止する直方体状のパッケージとから成
   る半導体装置において、該半導体素子の長辺側の、少な
   くとも一方の該パッケージの側面に切り欠ぎ部が設けら
   れていることを特徴とする半導体装置。