JPS6010651A - 半導体装置 - Google Patents

半導体装置

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JPS6010651A JP58118516A JP11851683A JPS6010651A JP S6010651 A JPS6010651 A JP S6010651A JP 58118516 A JP58118516 A JP 58118516A JP 11851683 A JP11851683 A JP 11851683A JP S6010651 A JPS6010651 A JP S6010651A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は相対する一辺の近傍にポンディングパッドが設
けられた半導体チップを有する半導体装置に関する。
〔発明の技術的背景とその問題点〕
デュアルインラインパッケージの半導体装置は、第１図
に示すように、リードフレームからタイバーＡＩＣより
保持されたベッドタ上に半導体チップ７をマウントし、
外部リード端子ユに連続していルインナーリードＪと半
導体チップ７のポンディングパッド１０をワイヤｌ／に
より接続し、樹脂モールドまたはセラミック外囲器によ
り封止したものである。デヱアルインパッケージの半導
体装置の寸法は標準化されており、外部リード端子コの
ピッチＰは２．Ａ；’Ｉ■または／、７７ｇ亀であり、
直角に曲げた外部リード端子間の寸法りは７．Ａ：１ｍ
。
１０．１６１ｍ、　／！、−グ■等である。近年は半導
体装置の機能拡大のため半導体チップが大きくなり、逆
に半導体装置の外型寸法は高密度実装のため小型化の要
求が強まっている。
このため長方形の半導体チップ７の短辺長さへの制限が
厳しくなっている。このため多機能の半導体チップ７で
は、長辺付近にポンディングパッド１０を設けることが
困難になっている。したがって例えば半導体メモリでは
、半導体チップ７の中央部一杯をメモリセル部ｇとし、
短辺付近の領域ワにポンディングパッド１０を配置する
ようにしている。このように配置することが半導体装置
の外形寸法に対して半導体チップの実質的な領域（半導
体メモリの場合のメモリセル部）を太き（とれるからで
ある。
ところがこのような構成の半導体チップ７を第１図のよ
うにマウントすると、外部リード端子−のうち、各外部
リード端子列の中央の外部リード端子２／、　２２と、
ポンディングパッド／θ／、／θコとの距離が長くなり
、これらを電気的ｒ接続するワイヤ／／が半導体チップ
７のエツジや隣りのインナーリード３圧接触する危険が
増す。またワイヤ／ｌが長いと樹脂モールド時にワイヤ
流れ等の問題が生じやすい。
これに対してインナーリード３の先端部の形状を接続す
べきポンディングパッド１０の方へ伸ばすことが考えら
れるが、半導体チップクの長辺と半導体装置の外形との
間知はすでにそのようなスペースの余裕がない場合が多
く、このような方法を採用することは困難である。
〔発明の目的〕
本発明は上記事情を考慮してなされたもので、外部リー
ド端子数を２ｎとしてｎが奇数の場合の半導体装置に対
し、ワイヤの短絡やワイヤ流れのおきにくい高信頼性の
半導体装置を実現することを目的とする。
〔発明の概要〕
上記目的を達成するために本発明による半導体装置は、
半導体チップの中心を真中の外部リード端子よりも半ピ
ツチだけシフトして設け、半導体チップの一辺のうちシ
フト方向の７辺の近傍にあるボンディングパ・ドなひと
つ相対する辺の近傍　１に移している。
〔発明の実施例〕
本発明の一実施例による半導体装置を第一図に示す。こ
の半導体装置は７ｇビンのデュアルインラインパッケー
ジであり、タイバー６により保持されたベッドＳ上に半
導体チップクをマウントし、外部リード端子コに連続し
ているインナーリード３と半導体チップ７のポンディン
グパッド／θをワイヤ／／により接続し、樹脂モールド
により封止している。
本実施例では、外部リード端子コの真中の外部リード端
子二／と外部リード端子ｎとを結ぶ中心線から、外部リ
ード端子間ピッチＰの半分だけずれた位置に、半導体チ
ップ７の中心の位置にシフトする。これにより外部リー
ド端子コλとポンディングパッド１０．２とが近くなる
。ところが外部リード端子２／とポンディングパッド／
θｌとは、逆に遠くなるため、ポンディングパッド／θ
ｌをシフト方向の領域？／から相対する辺の領域ηへ移
す。このようにすることにより外部リード端子２／とポ
ンディングパッド／θｌとを結ぶワイヤを短くできる。
シフトする量を約半ピツチＰ／２としたのは、半ピツチ
Ｐ／２より小さいと、外部リード端子２／、Ｑ２とポン
ディングパッドが十分近（ならず、半ピツチＰ／２より
大きいと、他の外部リード端子を電気的に接続するワイ
ヤが長くなるからである。例えば外部リード端子、２Ｊ
、　２’ｌを接続するワイヤである。
先の実施例では１ｇビンの半導体装置の場合を示したが
、デュアルインラインパッケージの一方の列の外部リー
ド端子が奇数であればよい。特に／４’ピン、１ｇビン
、ｎピンの半導体装置に有効である。
また樹脂封止型に限らず、セラミックパッケージの半導
体装置、特にサーディツプタイプ（Ｃａｒｄｉｐｔｙｐ
ｅ　）の半導体装置にも有効である。
なお、先の実施例は外部リード端子が直角に曲げられた
いわゆるデュアルインラインパッケージの半導体装置で
あったが、外部リード端子が直角に曲げられていないい
わゆる「フラットデュアルインパッケージ」の半導体装
置についても適用することができる。
〔発明の効果〕
以上の通り本発明によれば、ボンディングのためのワイ
ヤを短くすることができ、ワイヤと半導体チップや他の
外部リード端子との接触やワイヤ流れ１（よる不良を防
市でき、高信頼性の半導体装置を実現できる。外部リー
ド端子とポンディングパッドの距離とが長いため、従来
はセラミックパッケージのレイヤータイプ（Ｌａｙｅｒ
　Ｔｙｐｅ　）等でパッケージングする必要のあったも
のを、安価な封脂モールドタイプ（（することができ、
高機能の半導体装置を安価に提供することができる。
【図面の簡単な説明】
第１図は従来の半導体装置の平面図、第２図は本発明の
一実施例による半導体装置の平面図である。 ：ｌ、　、２／、　：ｌＪ、　２３．２り・・・外部リ
ード端子、３・・・インナーリード、３・・・ベッド、
６・・・タイバー、７・・・半導体チップ、ざ・・・メ
モリセル部、ｌθ、１０／。 １０２・・・ポンディングパッド。 （７）

Claims (1)

    【特許請求の範囲】
  1. ｎを奇数として、−か個の外部リード端子を２分割し、
    この分割されたｎ個の外部リード端子がそれぞれ一定ピ
    ッチで配列され、前記半導体チップの、２ｍ個のポンデ
    ィングパッドが、前記半導体チップ上の、前記外部リー
    ド端子の配列方向に関して相対する一辺の近傍に設けら
    れた半導体装置において、前記半導体チップの中心が、
    分割された前記ｎ個の外部リード端子の真中の外部リー
    ド端子同士を結ぶ中心線から前記一定ピツチのほぼ半分
    だけシフトするようにして前記半導体チップを設け、前
    記２ｍ個のポンディングパッドを前記相対する２辺のう
    ちシフト方向の一辺の近傍にｎ−７個、他の一辺の近傍
    にｎ＋１個設けたことを特徴とする半導体装置。
JP58118516A 1983-06-30 1983-06-30 半導体装置 Granted JPS6010651A (ja)

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JPH0451980B2 JPH0451980B2 (ja) 1992-08-20

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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61163654A (ja) * 1985-01-11 1986-07-24 Mitsubishi Electric Corp 半導体装置用リ−ドフレ−ムおよびそれを用いた半導体装置
EP0242962A1 (en) * 1986-04-25 1987-10-28 Inmos Corporation Offset pad semiconductor lead frame
JPS63244658A (ja) * 1987-03-30 1988-10-12 Mitsubishi Electric Corp 半導体装置
US4974053A (en) * 1988-10-06 1990-11-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor device for multiple packaging configurations
JPH08241949A (ja) * 1996-03-11 1996-09-17 Mitsubishi Electric Corp 半導体装置
DE102005062344A1 (de) * 2005-12-23 2007-07-05 Infineon Technologies Ag Halbleiterbauteil und Vorrichtung zur Herstellung eines Halbleiterbauteils
WO2023176267A1 (ja) * 2022-03-17 2023-09-21 ローム株式会社 半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61163654A (ja) * 1985-01-11 1986-07-24 Mitsubishi Electric Corp 半導体装置用リ−ドフレ−ムおよびそれを用いた半導体装置
EP0242962A1 (en) * 1986-04-25 1987-10-28 Inmos Corporation Offset pad semiconductor lead frame
JPS63244658A (ja) * 1987-03-30 1988-10-12 Mitsubishi Electric Corp 半導体装置
US4974053A (en) * 1988-10-06 1990-11-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor device for multiple packaging configurations
JPH08241949A (ja) * 1996-03-11 1996-09-17 Mitsubishi Electric Corp 半導体装置
DE102005062344A1 (de) * 2005-12-23 2007-07-05 Infineon Technologies Ag Halbleiterbauteil und Vorrichtung zur Herstellung eines Halbleiterbauteils
DE102005062344B4 (de) * 2005-12-23 2010-08-19 Infineon Technologies Ag Halbleiterbauteil für Hochfrequenzanwendungen und Verfahren zur Herstellung eines derartigen Halbleiterbauteils
US7838989B2 (en) 2005-12-23 2010-11-23 Infineon Technologies Ag Semiconductor component and apparatus for production of a semiconductor component
WO2023176267A1 (ja) * 2022-03-17 2023-09-21 ローム株式会社 半導体装置

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