JPH0669411A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0669411A JPH0669411A JP4220086A JP22008692A JPH0669411A JP H0669411 A JPH0669411 A JP H0669411A JP 4220086 A JP4220086 A JP 4220086A JP 22008692 A JP22008692 A JP 22008692A JP H0669411 A JPH0669411 A JP H0669411A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- semiconductor device
- lsi chip
- inner lead
- pad
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】高集積なＬＳＩチップを実装するに適したリー
ドを提供し、多ピン化及び小型化に対応する半導体装置
パッケージを提供することが目的である。 【構成】ＬＳＩチップ１１上にはパッドが二列配置（辺
端側パッド１２、中心側パッド１３とする）に形成され
る。インナーリードは上層インナーリード１４と下層イ
ンナーリード１５の二層構造であり、絶縁性樹脂１６を
介して互いに絶縁されている。下層インナーリード１５
はバンプ１７を介して辺端側パッド１２に接続され、上
層インナーリード１４はボンディングワイヤ１８により
中心側パッド１３に接続される。
ドを提供し、多ピン化及び小型化に対応する半導体装置
パッケージを提供することが目的である。 【構成】ＬＳＩチップ１１上にはパッドが二列配置（辺
端側パッド１２、中心側パッド１３とする）に形成され
る。インナーリードは上層インナーリード１４と下層イ
ンナーリード１５の二層構造であり、絶縁性樹脂１６を
介して互いに絶縁されている。下層インナーリード１５
はバンプ１７を介して辺端側パッド１２に接続され、上
層インナーリード１４はボンディングワイヤ１８により
中心側パッド１３に接続される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＬＳＩチップとパッケージの接続端子との配線構造に関
するものである。
ＬＳＩチップとパッケージの接続端子との配線構造に関
するものである。
【０００２】
【従来の技術】ＬＳＩチップの高集積化及び高機能化に
伴い、半導体装置パッケージの多ピン化は必須なもので
あり、多ピン化と同時に小型化も望まれている。しか
し、ＬＳＩチップの内部素子の微細化の進行は著しく、
実装技術によりＬＳＩチップ、ひいては半導体装置パッ
ケージのサイズが決定されている。
伴い、半導体装置パッケージの多ピン化は必須なもので
あり、多ピン化と同時に小型化も望まれている。しか
し、ＬＳＩチップの内部素子の微細化の進行は著しく、
実装技術によりＬＳＩチップ、ひいては半導体装置パッ
ケージのサイズが決定されている。
【０００３】図７を参照して従来のＬＳＩチップの実装
技術、特に半導体装置パッケージ内のＬＳＩチップとイ
ンナーリードの接続を説明する。同図（ａ）はリードフ
レームを用いたプラスチックパッケージであり、ＬＳＩ
チップ３１上に設けられたパッド（図示せず）とインナ
ーリード３１とをボンディングワイヤ３３を用いて接続
する。また同図（ｂ）はＴＣＰ（テープキャリアパッケ
ージ）であり、ＬＳＩチップ３１上の上記パッドとイン
ナーリード３１とはバンプ３４を介して接続される。
技術、特に半導体装置パッケージ内のＬＳＩチップとイ
ンナーリードの接続を説明する。同図（ａ）はリードフ
レームを用いたプラスチックパッケージであり、ＬＳＩ
チップ３１上に設けられたパッド（図示せず）とインナ
ーリード３１とをボンディングワイヤ３３を用いて接続
する。また同図（ｂ）はＴＣＰ（テープキャリアパッケ
ージ）であり、ＬＳＩチップ３１上の上記パッドとイン
ナーリード３１とはバンプ３４を介して接続される。
【０００４】上記パッドにボンディングワイヤを接続し
たり、バンプを形成するには、上記パッドは一定の面積
を必要とし、更にパッドピッチもほぼ限界に達してい
る。そのため、多ピン化を達成するにはＬＳＩチップの
チップサイズを大きくしなければならない。一方、リー
ドフレームのターミナルピッチは該パッドピッチより大
きいため、多ピン化に伴い端子数が増加するとワイヤ長
が長くなり、ワイヤボンディング接続が難しくなる。仮
に、インナーリードを細く形成しターミナルピッチをパ
ッドピッチに近づけた場合、インナーリードの熱抵抗を
増大させ短寿命となるため、インナーリードをむやみに
細く形成することはできない。また、ワイヤ長が長くな
ることは、樹脂封止する際の樹脂注入圧力によるボンデ
ィングワイヤの変形またはボンディングワイヤ同士の接
触等を増大させることになり、半導体装置の信頼性を悪
化させることになる。
たり、バンプを形成するには、上記パッドは一定の面積
を必要とし、更にパッドピッチもほぼ限界に達してい
る。そのため、多ピン化を達成するにはＬＳＩチップの
チップサイズを大きくしなければならない。一方、リー
ドフレームのターミナルピッチは該パッドピッチより大
きいため、多ピン化に伴い端子数が増加するとワイヤ長
が長くなり、ワイヤボンディング接続が難しくなる。仮
に、インナーリードを細く形成しターミナルピッチをパ
ッドピッチに近づけた場合、インナーリードの熱抵抗を
増大させ短寿命となるため、インナーリードをむやみに
細く形成することはできない。また、ワイヤ長が長くな
ることは、樹脂封止する際の樹脂注入圧力によるボンデ
ィングワイヤの変形またはボンディングワイヤ同士の接
触等を増大させることになり、半導体装置の信頼性を悪
化させることになる。
【０００５】
【発明が解決しようとする課題】上述のように、端子数
の多いＬＳＩチップの実装は、実装技術の限界が要因と
なりＬＳＩチップのチップサイズを大きくすることによ
り実現している。そのため、ＬＳＩチップ内部はデッド
スペースが広がり、ＬＳＩチップひいては半導体装置パ
ッケージの小型化が困難である。
の多いＬＳＩチップの実装は、実装技術の限界が要因と
なりＬＳＩチップのチップサイズを大きくすることによ
り実現している。そのため、ＬＳＩチップ内部はデッド
スペースが広がり、ＬＳＩチップひいては半導体装置パ
ッケージの小型化が困難である。
【０００６】それ故、本発明は高集積化されたＬＳＩチ
ップを実装するに適したリードを提供すると共に、多ピ
ン化及び小型化に対応する半導体装置パッケージを提供
することが目的である。
ップを実装するに適したリードを提供すると共に、多ピ
ン化及び小型化に対応する半導体装置パッケージを提供
することが目的である。
【０００７】
【課題を解決するための手段】本発明に係わるリード
は、絶縁物を介して重なる上層及び下層の二層構造であ
る。辺端側及び中心側の二列配置のパッドを有するＬＳ
Ｉチップは、上記下層のインナーリードをバンプを介し
て上記辺端側のパッドにＴＡＢ接続させ、上記上層のイ
ンナーリードを上記中心側のパッドにワイヤボンディン
グ接続させる。
は、絶縁物を介して重なる上層及び下層の二層構造であ
る。辺端側及び中心側の二列配置のパッドを有するＬＳ
Ｉチップは、上記下層のインナーリードをバンプを介し
て上記辺端側のパッドにＴＡＢ接続させ、上記上層のイ
ンナーリードを上記中心側のパッドにワイヤボンディン
グ接続させる。
【０００８】
【作用】二層構造のリードを用いてＬＳＩチップを実装
することにより、ＬＳＩチップ上に二列配置のパッドを
形成することができ、従来と同じチップサイズの場合リ
ード数を大幅に増加することができ、多ピンかつ小型な
半導体装置パッケージを提供することが可能である。
することにより、ＬＳＩチップ上に二列配置のパッドを
形成することができ、従来と同じチップサイズの場合リ
ード数を大幅に増加することができ、多ピンかつ小型な
半導体装置パッケージを提供することが可能である。
【０００９】
【実施例】以下、図面を参照しながら本発明の一実施例
を説明する。図１（ａ）では、ＬＳＩチップ１１上のほ
ぼ中央に、複数のパッドが二列配置に形成される。ここ
で上記二列配置のパッドを、ある一列（目）のパッドを
辺端側パッド１２とし、他の一列（目）のパッドを中心
側パッド１３とする。また、インナーリードは上層イン
ナーリード１４と下層インナーリード１５の二層構造で
あり、それらは絶縁物、例えばポリイミド等の絶縁性樹
脂１６を介して互いに絶縁されている。
を説明する。図１（ａ）では、ＬＳＩチップ１１上のほ
ぼ中央に、複数のパッドが二列配置に形成される。ここ
で上記二列配置のパッドを、ある一列（目）のパッドを
辺端側パッド１２とし、他の一列（目）のパッドを中心
側パッド１３とする。また、インナーリードは上層イン
ナーリード１４と下層インナーリード１５の二層構造で
あり、それらは絶縁物、例えばポリイミド等の絶縁性樹
脂１６を介して互いに絶縁されている。
【００１０】このようなＬＳＩチップ１１とインナーリ
ードとの接続は以下のようになされる。辺端側パッド１
２上にバンプ１７を形成し、下層インナーリード１５は
該バンプ１７を介して辺端側パッド１２に接続される。
上層インナーリード１４はボンディングワイヤ１８によ
り中心側パッド１３に接続される。このとき上層インナ
ーリード１４は、通常下層インナーリード１５が接続さ
れた辺端側パッド１２と対応する中心側パッド１３にワ
イヤボンディング接続されるが、対応しない他のパッド
を任意に選択することも可能である。
ードとの接続は以下のようになされる。辺端側パッド１
２上にバンプ１７を形成し、下層インナーリード１５は
該バンプ１７を介して辺端側パッド１２に接続される。
上層インナーリード１４はボンディングワイヤ１８によ
り中心側パッド１３に接続される。このとき上層インナ
ーリード１４は、通常下層インナーリード１５が接続さ
れた辺端側パッド１２と対応する中心側パッド１３にワ
イヤボンディング接続されるが、対応しない他のパッド
を任意に選択することも可能である。
【００１１】また、同図（ｂ）はＬＳＩチップ１１上の
パッドが四辺（同図では垂直な二辺のみを示す）に二列
配置に形成されいる。同図（ａ）と同様に二列配置のパ
ッドを辺端側パッド１２及び中心側パッド１３とする
と、辺端側パッド１２は下層インナーリード１５とバン
プ１７を介して接続され、中心側パッド１３は上層イン
ナーリード１４とそれぞれ接続される。
パッドが四辺（同図では垂直な二辺のみを示す）に二列
配置に形成されいる。同図（ａ）と同様に二列配置のパ
ッドを辺端側パッド１２及び中心側パッド１３とする
と、辺端側パッド１２は下層インナーリード１５とバン
プ１７を介して接続され、中心側パッド１３は上層イン
ナーリード１４とそれぞれ接続される。
【００１２】その後、インナーリードと接続されたＬＳ
Ｉチップ１１は封止される。上述のような構造であると
樹脂封止する場合、上層インナーリード１４と中心側パ
ッド１３とを接続するボンディングワイヤ１８のワイヤ
長を短くすることができるため、ボンディングワイヤ同
士が接触することもなく、良好にＬＳＩチップ１１をパ
ッケージングすることが容易である。また、気密封止型
のパッケージにも適用することができる。
Ｉチップ１１は封止される。上述のような構造であると
樹脂封止する場合、上層インナーリード１４と中心側パ
ッド１３とを接続するボンディングワイヤ１８のワイヤ
長を短くすることができるため、ボンディングワイヤ同
士が接触することもなく、良好にＬＳＩチップ１１をパ
ッケージングすることが容易である。また、気密封止型
のパッケージにも適用することができる。
【００１３】次に、図２乃至図６よりアウターリードの
構造例を示す。いずれにおいても、アウターリードはイ
ンナリード同様に上層アウターリード１９及び下層アウ
ターリード２０から構成される二層構造であり、互いに
絶縁性樹脂１６（斜線部）により絶縁されている。図２
によれば、上層アウターリード１９は通常のガルウィン
グ形状であり、下層アウターリード２０は先端をパッケ
ージの方向に曲げて二股形状にしたものである。図３
は、ガルウィング形状の変形例であり、上層アウターリ
ード１９を下層アウターリード２０より長く形成したも
のである。図４は、上層アウターリード１９を途中で１
／２の幅に形成すると共に、同様に下層アウターリード
２０も１／２の幅に形成する。先端部分では上層１９，
下層アウターリード２０とも同一面に形成されている。
また、１／２の幅にする際に同図の如く一度に１／２の
幅に形成せず、先端部分が１／２の幅になるように斜め
に形成することもできる。図５は上層アウターリード１
９と下層アウターリード２０を互いの先端が逆方向にな
るように、共にＪリードタイプに曲げたものである。図
６はＺＩＰのような形状をとった挿入型のものであり、
挿入部分が二股に形成されている。
構造例を示す。いずれにおいても、アウターリードはイ
ンナリード同様に上層アウターリード１９及び下層アウ
ターリード２０から構成される二層構造であり、互いに
絶縁性樹脂１６（斜線部）により絶縁されている。図２
によれば、上層アウターリード１９は通常のガルウィン
グ形状であり、下層アウターリード２０は先端をパッケ
ージの方向に曲げて二股形状にしたものである。図３
は、ガルウィング形状の変形例であり、上層アウターリ
ード１９を下層アウターリード２０より長く形成したも
のである。図４は、上層アウターリード１９を途中で１
／２の幅に形成すると共に、同様に下層アウターリード
２０も１／２の幅に形成する。先端部分では上層１９，
下層アウターリード２０とも同一面に形成されている。
また、１／２の幅にする際に同図の如く一度に１／２の
幅に形成せず、先端部分が１／２の幅になるように斜め
に形成することもできる。図５は上層アウターリード１
９と下層アウターリード２０を互いの先端が逆方向にな
るように、共にＪリードタイプに曲げたものである。図
６はＺＩＰのような形状をとった挿入型のものであり、
挿入部分が二股に形成されている。
【００１４】図２乃至図６に示されるように、二層構造
からなるアウターリードは実装構造に応じて様々な形状
を取ることが可能であり、パッケージサイズを大幅に縮
小することができる。
からなるアウターリードは実装構造に応じて様々な形状
を取ることが可能であり、パッケージサイズを大幅に縮
小することができる。
【００１５】
【発明の効果】本発明によれば、インナーリード及びア
ウターリードを共に二層構造とすることにより、半導体
装置パッケージの多ピン化及び小型化を大幅に図ること
ができる。即ち、インナーリードを二層構造とすること
はＬＳＩチップのチップサイズを、同様にアウターリー
ドは半導体装置パッケージのパッケージサイズを縮小す
ることに寄与している。また、端子数が同じ場合パーケ
ージサイズを変えなければ、ピッチを広くしたりリード
を太くすることによりパッケージのインピーダンンスを
低下させることができる。
ウターリードを共に二層構造とすることにより、半導体
装置パッケージの多ピン化及び小型化を大幅に図ること
ができる。即ち、インナーリードを二層構造とすること
はＬＳＩチップのチップサイズを、同様にアウターリー
ドは半導体装置パッケージのパッケージサイズを縮小す
ることに寄与している。また、端子数が同じ場合パーケ
ージサイズを変えなければ、ピッチを広くしたりリード
を太くすることによりパッケージのインピーダンンスを
低下させることができる。
【図１】本発明による半導体装置において、特に半導体
装置パッケージ内に収容されるＬＳＩチップとインナー
リードとの接続を示すものである。
装置パッケージ内に収容されるＬＳＩチップとインナー
リードとの接続を示すものである。
【図２】本発明による半導体装置におけるアウターリー
ドの構造を示す第一実施例である。
ドの構造を示す第一実施例である。
【図３】本発明による半導体装置におけるアウターリー
ドの構造を示す第二実施例である。
ドの構造を示す第二実施例である。
【図４】本発明による半導体装置におけるアウターリー
ドの構造を示す第三実施例である。
ドの構造を示す第三実施例である。
【図５】本発明による半導体装置におけるアウターリー
ドの構造を示す第四実施例である。
ドの構造を示す第四実施例である。
【図６】本発明による半導体装置におけるアウターリー
ドの構造を示す第五実施例である。
ドの構造を示す第五実施例である。
【図７】従来の半導体装置におけるＬＳＩチップとイン
ナーリードとの接続を示すものである。
ナーリードとの接続を示すものである。
１１…ＬＳＩチップ、１２…辺端側パッド、１３…中心
側パッド、１４…上層インナーリード、１５…下層イン
ナーリード、１６…絶縁性樹脂 １７…バンプ、１８…ボンディングワイヤ、１９…層ア
ウターリード、２０…下層アウターリード。
側パッド、１４…上層インナーリード、１５…下層イン
ナーリード、１６…絶縁性樹脂 １７…バンプ、１８…ボンディングワイヤ、１９…層ア
ウターリード、２０…下層アウターリード。
Claims (1)
- 【請求項１】 絶縁物を介して重なる上層及び下層の二
層構造からなるリードと、少なくとも辺端側及び中心側
の二列に配置されたパッドを有するＬＳＩチップとを具
備し、 上記下層リードは、上記辺端側パッドに形成されたバン
プを介して上記辺端側パッドと接続し、 上記上層リードは、上記中心側パッドとボンディングワ
イヤにより接続することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4220086A JPH0669411A (ja) | 1992-08-19 | 1992-08-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4220086A JPH0669411A (ja) | 1992-08-19 | 1992-08-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669411A true JPH0669411A (ja) | 1994-03-11 |
Family
ID=16745714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4220086A Pending JPH0669411A (ja) | 1992-08-19 | 1992-08-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669411A (ja) |
-
1992
- 1992-08-19 JP JP4220086A patent/JPH0669411A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |