JP5428667B2 - 半導体チップ搭載用基板の製造方法 - Google Patents
半導体チップ搭載用基板の製造方法 Download PDFInfo
- Publication number
- JP5428667B2 JP5428667B2 JP2009205856A JP2009205856A JP5428667B2 JP 5428667 B2 JP5428667 B2 JP 5428667B2 JP 2009205856 A JP2009205856 A JP 2009205856A JP 2009205856 A JP2009205856 A JP 2009205856A JP 5428667 B2 JP5428667 B2 JP 5428667B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- plating
- gold
- nickel
- copper
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing the conductive pattern
- H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing the conductive pattern
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00013—Fully indexed content
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
- H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
- H05K3/061—Etching masks
- H05K3/062—Etching masks consisting of metals or alloys or metallic inorganic compounds
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49156—Manufacturing circuit on or in base with selective destruction of conductive paths
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base
Description
(1)内層回路を表面に有する内層板の上下に、銅箔付き樹脂をラミネートする工程、
(2)銅箔付き樹脂にインタースティシャルバイアホール(IVH)を設け、銅箔上およびIVH内部に無電解銅めっき層を形成する工程、
(3)無電解銅めっき層上における導体回路を形成すべき箇所を除いて電解めっきレジストを形成する工程、
(4)導体回路を形成すべき箇所に、電解銅めっきにより銅回路を形成する工程、
(5)電解めっきレジストを剥離する工程、
(6)エッチング液を用いて、導体回路を形成すべき部分以外の部分の上記銅箔及び無電解銅めっき層をエッチングにより除去する工程、
(7)導体回路の形成された基板の表面にソルダーレジストパターンを形成する工程、
(8)導体回路上に無電解ニッケルめっき皮膜を形成する工程、及び、
(9)前記導体回路の最表面に、さらに無電解金めっき皮膜を形成する工程、
により実施することが知られている。すなわち、銅からなる導体回路上の特定部位に、無電解ニッケルめっき(工程(8))/無電解金めっき(工程(9))を行い、これによって接続端子を形成する。
以下、半導体チップ搭載用基板の製造方法の好適な第1実施形態について説明する。図1及び2は、第1実施形態に係る半導体チップ搭載用基板の製造方法を模式的に示す工程図である。本実施形態は、内層板に対し、銅箔付き樹脂を用いて外層回路の形成を行うセミアディティブ法による半導体チップ搭載用基板の製造方法の例である。
次に、半導体チップ搭載用基板の製造方法の好適な第2実施形態について説明する。図6及び7は、第2実施形態に係る半導体チップ搭載用基板の製造方法を模式的に示す工程図である。本実施形態は、内層板に対し、ビルドアップフィルムを積層した後に銅めっき層を形成する工程を含む、セミアディティブ法による半導体チップ搭載用基板の製造方法の例である。
まず、従来、無電解ニッケルめっきによってブリッジが発生し易かった要因としては、(1)配線間のエッチング残渣、(2)無電解銅めっきにより銅配線を形成した際に、配線間に残った無電解銅めっき用のPd触媒残渣、(3)無電解ニッケルめっきを行う前の置換Pdめっき処理によるPd触媒残渣、(4)無電解めっきにおける還元剤として一般的に使用されている次亜リン酸の酸化により発生する水素ガス、等が複合的に作用していると考えられる。
従来のように銅回路上に無電解ニッケル/無電解金めっきを施す場合、上述した非特許文献2に記載のように、無電解ニッケルめっき層が、置換金めっき反応によって溶解し、脆弱層が形成されることがある。この脆弱層は、一般的に適用される無電解ニッケルは、無電解ニッケル-リン合金めっきであり、その後の置換金めっき反応ではニッケルのみが溶出し易いため、リンが濃縮されて溶解し残ることにより形成さされると考えられる。そして、このような脆弱層の形成によって、はんだ接続信頼性が低下する。
従来の無電解ニッケル/無電解金めっきの場合、上述した非特許文献2に記載のように、熱処理にともなってワイヤボンディング性が著しく低下することが示されている。このようにワイヤボンディング性が低下する理由としては、金めっき皮膜の粒界を無電解ニッケル皮膜からのニッケルが拡散し、これにより金めっき皮膜の表面にニッケルが移行し、この表面でニッケル酸化物を形成することが考えられる。そして、このように生じたニッケル酸化物が、金ワイヤと金めっき皮膜との接着を妨害し、ワイヤボンディング性の低下を招いていると考えられる。
(半導体チップ搭載用基板の製造)
(1a)内層板の準備
まず、図1(a)に示すように、絶縁基材に厚さ18μmの銅箔を両面に貼り合わせた、厚さ0.2mmのガラス布基材エポキシ銅張積層板であるMCL−E−679(日立化成工業株式会社製、商品名)を準備し、その不要な箇所の銅箔をエッチングにより除去し、スルーホールを形成して、表面に内層回路が形成された内層板(内層板1)を得た。
図1(b)に示すように、内層板の両面に、3μmの厚みの銅箔22に接着剤(絶縁層21)を塗布したMCF−7000LX(日立化成工業株式会社製、商品名)を、170℃、30kgf/cm2の条件で60分間加熱加圧してラミネートした。
図1(c)に示すように、炭酸ガスインパクトレーザー穴あけ機L−500(住友重機械工業株式会社製、商品名)により、銅箔22上から直径80μmの非貫通孔であるIVH30をあけた。さらに、IVH30形成後の基板を過マンガン酸カリウム65g/Lと水酸化ナトリウム40g/Lの混合水溶液に、液温70℃で20分間浸漬し、孔内のスミアの除去を行った。
図1(d)に示すように、(1c)の工程後の基板を、パラジウム溶液であるHS−202B(日立化成工業株式会社製、商品名)に25℃で15分間浸漬して、銅箔22表面に触媒を付与した。その後、CUST−201(日立化成工業株式会社製、商品名)を使用して、液温25℃、30分の条件で無電解銅めっきを行った。これにより銅箔21上及びIVH30内の表面に厚さ0.3μmの無電解銅めっき層(銅めっき層3)を形成した。
図1(e)に示すように、ドライフィルムフォトレジストであるRY−3025(日立化成工業株式会社製、商品名)を、無電解銅めっき層の表面にラミネートし、電解銅めっきを行うべき箇所をマスクするフォトマスクを介してフォトレジストに紫外線を露光した後、現像して、電解めっきレジスト(レジスト4)を形成した。
図1(f)に示すように、硫酸銅浴を用い、液温25℃、電流密度1.0A/dm2の条件で、銅めっき層3上に電解銅めっきを20μmほどの厚さが得られるように行い、回路導体幅/回路導体間隔(L/S)=35/35μmのパターン形状を有する第2の銅層5を形成した。また、かかるパターン形状を形成した面と反対側の面には、はんだボール接続用のランド径600μmのパッドが形成されるように、電解銅めっき皮膜(第2の銅層5)を形成した。
図2(g)に示すように、光沢剤を含有しない下記の組成の電解ニッケルめっき液を用いて、液温55℃、電流密度1.5A/dm2の条件で、電解銅めっき層上に電解ニッケルめっきを3μmほどの厚さが得られるように行い、電解ニッケル皮膜(ニッケル層6)を形成した。
電解ニッケルめっき液(ワット浴)の組成
硫酸ニッケル : 240g/L
塩化ニッケル : 45g/L
ホウ酸 : 30g/L
界面活性剤 : 3ml/L
(日本高純度化学株式会社製、商品名:ピット防止剤♯62)
pH : 4
図2(h)に示すように、レジスト剥離液であるHTO(ニチゴー・モートン株式会社製、商品名)を用いて、電解めっきレジストの除去を行った。
図2(i)に示すように、主成分として硫酸20g/L、過酸化水素10g/Lの組成のエッチング液を用いて、電解めっきレジストで覆われていた部分の銅(銅箔21及び銅めっき層3)をエッチングにより除去した。
図2(j)に示すように、エッチング後の基板の上側の表面に、感光性のソルダーレジスト「PSR−4000 AUS5」(太陽インキ製造株式会社製、商品名)をロールコータにより塗布し、硬化後の厚みが40μmとなるようにした。続いて、露光・現像をすることにより、導体回路上の所望の場所に開口部を有するソルダーレジスト7を形成した。また、下側の表面には、はんだボール接続用のパッドを形成するために、ランド径600μmの銅パッドの上部に、500μmの開口径をもったソルダーレジスト7を形成した。
図2(k)に示すように、ソルダーレジスト7形成後の基板を、置換金めっき液であるHGS−100(日立化成工業株式会社、商品名)に、85℃で2分間浸漬させ、更に1分間水洗した。次いで、還元型の金めっき液であるHGS−2000(日立化成工業株式会社製、商品名)に、70℃で45分間浸漬させ、更に5分間水洗して、無電解金めっき皮膜(金層8)を形成した。置換金めっき及び還元型の金めっきによって得られた無電解金めっき皮膜の膜厚の合計は0.5μmであった。なお、本実施例及び以下の実施例や比較例においては、ニッケル層、パラジウム層及び金層の膜厚は、蛍光X線膜厚計SFT9500(エスアイアイ・ナノテクノロジー株式会社製、商品名)を用いて測定した。
(1)微細配線形成性
上記で得られた半導体チップ搭載用基板について、下記の基準により無電解金めっき後の微細配線形成性を評価した。得られた結果を表1に示す。
A:ブリッジが形成されておらず、端子部分にめっき皮膜が良好に形成されており、回路導体間隔が25μm以上である。
B:端子部分の外周に部分的にめっきがはみ出して析出しており、回路導体間隔が20μm以上、25μm未満である。
C:端子部分の外周に部分的にめっきがはみ出して析出しており、回路導体間隔が15μm以上、20μm未満である。
D:端子部分の外周に部分的にめっきがはみ出して析出しており、回路導体間隔が5μm以上、15μm未満である。
E:端子部分の外周に部分的にめっきがはみ出して析出しており、回路導体間隔が5μm未満である。
上記で得られた半導体チップ搭載用基板について、下記の基準により接続端子のワイヤボンディング性(ワイヤボンディング接続性)を評価した。
すなわち、実施例1に対応する複数の半導体チップ搭載用基板に対し、150℃で3、10、50、100及び200時間の熱処理をそれぞれ実施し、各熱処理時間が経過した時点でワイヤボンディングを行った。ワイヤボンディングは、ワイヤ径28μmの金ワイヤを用い、1000箇所のワイヤボンディング接続用の端子の全てで行った。ワイヤボンディング装置としては、UTC200−Super2(株式会社新川、商品名)を用い、ボンディング温度(ヒートブロック温度):165℃、ボンド荷重:70gf、超音波出力:90PLS、超音波時間:25msの条件とした。
A:ワイヤプル強度の平均値が10g以上
B:ワイヤプル強度の平均値が8g以上10g未満
C:ワイヤプル強度の平均値が3g以上8g未満
D:ワイヤプル強度の平均値が3g未満
上記で得られた半導体チップ搭載用基板について、下記の基準により接続端子のはんだ接続信頼性を評価した。
すなわち、半導体チップ搭載用基板における1000箇所のはんだ接続端子に、φ0.76mmのSn−3.0Ag−0.5Cuはんだボールを、リフロー炉で接続させた後(ピーク温度252℃)、耐衝撃性ハイスピードボンドテスター 4000HS(デイジ社製 商品名)を用いて、約200mm/秒の条件ではんだボールのシェア(剪断)試験を行った(放置時間0h)。また、はんだボールをリフローにより接続させた半導体チップ搭載用基板を複数準備し、それぞれ150℃で100、300、1000時間放置した後、これらについても同様にしてはんだボールのシェア(剪断)試験を行った。
A:1000箇所全てのはんだ用接続端子においてはんだボール内での剪断による破壊が認められた。
B:はんだボール内での剪断による破壊以外のモードによる破壊が1箇所以上10個所以下で認められた。
C:はんだボール内での剪断による破壊以外のモードによる破壊が11箇所以上100個所以下で認められた。
D:はんだボール内での剪断による破壊以外のモードによる破壊が101個所以上で認められた。
半導体チップ搭載用基板の端子部分における金層8へのニッケルの拡散状態を調べるため、次のような試験を行った。すなわち、複数の半導体チップ搭載用基板について、それぞれ150℃で50、100、200時間の熱処理を行った後、X線光電子分光装置AXIS 165型(島津製作所社製 商品名)を用いて、金層表面の元素分析を行い、金層表面に存在している元素の種類及びその割合を求めた。得られた結果を表2に示した。
端子部分におけるニッケル層6及び金層8のそれぞれにおけるニッケル及び金の結晶粒径を調べるため、端子部分を収束イオンビーム加工観察装置(FIB:Focused Ion Beam System、(株)日立製作所製FB−2000A型)を用いて加工し、FIBに併設されている走査イオン顕微鏡(SIM:Scanning Ion Microscope(以下、FIB/SIMと省略))を用いて観察した。得られた結果を図9に示す。図9中、Auが金層を、Niがニッケル層をそれぞれ示している(図10〜14についても同様)。
(半導体チップ搭載用基板の製造)
実施例1における(1a)〜(1g)の工程を行った後、ニッケル層6形成後の基板を、液温25℃の置換パラジウムめっき液であるSA−100(日立化成工業株式会社製、商品名)に2分間浸漬させ、水洗を1分間行い、さらに還元型パラジウムめっき液であるパレット(小島化学薬品株式会社製、商品名)に、70℃で1分間、浸漬して、還元型パラジウムめっき皮膜(パラジウム層)を0.1μm析出させた。その後、実施例1における(1h)〜(1j)の工程を行った後、(1k)の工程を、HGS−100(日立化成工業株式会社、商品名)に、85℃で10分間浸漬したこと以外は同様に行って、半導体チップ搭載用基板を得た。
得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性及びはんだ接続信頼性について評価した。得られた結果を表1に示す。また、実施例1と同様にして、金層表面へのニッケルの拡散状態を評価した。得られた結果を表2に示す。
(半導体チップ搭載用基板の製造)
実施例1における(1a)〜(1g)の工程を行った後、ニッケル層6の表面に、電解パラジウムめっき液であるパラブライトSST−L(日本高純度化学株式会社、商品名)を用いて、60℃、1A/dm2で40秒間、電解パラジウムめっきを行い、0.2μmの厚みのパラジウムめっき皮膜(パラジウム層)を析出させた。その後、実施例1における(1h)〜(1j)の工程を行った後、(1k)の工程を、HGS−100(日立化成工業株式会社、商品名)に、85℃で10分間浸漬したこと以外は同様に行って、半導体チップ搭載用基板を得た。
得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性及びはんだ接続信頼性について評価した。得られた結果を表1に示す。また、実施例1と同様にして、金層表面へのニッケルの拡散状態を評価した。得られた結果を表2に示す。
(半導体チップ搭載用基板の製造)
実施例1における(1a)〜(1g)の工程を行った後、ニッケル層6の表面に、ストライク電解金めっき液であるアシドストライク(日本高純度化学株式会社、商品名)を用いて、40℃、2A/dm2で20秒間、ストライク電解金めっきを行った。その後、実施例1における(1h)〜(1j)の工程を同様に行った。続いて、ソルダーレジスト7形成後の基板を、還元型の金めっき液であるHGS−2000(日立化成工業株式会社製、商品名)に、70℃において45分間浸漬させ、更に5分間水洗して、ストライク電解金めっきにより形成された金層上に金層を更に形成した。これにより、半導体チップ搭載用基板を得た。ストライク電解金めっき及び還元型の金めっきにより形成された金層の膜厚の合計は、0.5μmであった。
得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性及びはんだ接続信頼性について評価した。得られた結果を表1に示す。また、実施例1と同様にして、金層表面へのニッケルの拡散状態を評価した。得られた結果を表2に示す。
(半導体チップ搭載用基板の製造)
実施例1における(1a)〜(1g)の工程を行った後、ニッケル層6の表面に、電解パラジウムめっき液であるパラブライトSST−L(日本高純度化学株式会社、商品名)を用いて、60℃、1A/dm2で40秒間、電解パラジウムめっきを行い、0.2μmの厚みのパラジウムめっき皮膜(パラジウム層)を析出させた。続いて、このパラジウムめっき皮膜の表面に、ストライク電解金めっき液であるアシドストライク(日本高純度化学株式会社、商品名)を用いて、40℃、2A/dm2で20秒間、ストライク電解金めっきを行った。その後、実施例1における(1h)〜(1j)の工程を行った。それから、ソルダーレジスト7形成後の基板を、還元型の金めっき液であるHGS−2000(日立化成工業株式会社製、商品名)に、70℃において45分間浸漬させ、更に5分間水洗して、ストライク電解金めっきにより形成された金層上に金層を更に形成した。これにより、半導体チップ搭載用基板を得た。ストライク電解金めっき及び還元型の金めっきにより形成された金層の膜厚の合計は0.5μmであった。
得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性及びはんだ接続信頼性について評価した。得られた結果を表1に示す。また、実施例1と同様にして、金層表面へのニッケルの拡散状態を評価した。得られた結果を表2に示す。
(半導体チップ搭載用基板の製造)
実施例1における(1a)〜(1j)の工程を行った後、ソルダーレジスト7形成後の基板を、液温25℃の置換パラジウムめっき液であるSA−100(日立化成工業株式会社製、商品名)に2分間浸漬させた後、水洗を1分間行い、次いで還元型パラジウムめっき液であるパレット(小島化学薬品株式会社製、商品名)に、70℃で1分間浸漬し、還元型パラジウムめっき皮膜を0.1μm析出させることにより、ニッケル層6上にパラジウム層を形成する工程を行った。その後、(1k)の工程を、HGS−100(日立化成工業株式会社、商品名)に、85℃で10分間浸漬したこと以外は同様に行って、半導体チップ搭載用基板を得た。
得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性及びはんだ接続信頼性について評価した。得られた結果を表1に示す。また、実施例1と同様にして、金層表面へのニッケルの拡散状態を評価した。得られた結果を表2に示す。
(半導体チップ搭載用基板の製造)
(1g)の工程において、光沢剤(一次光沢剤)を含有する下記組成の電解ニッケルめっき液を用いて、液温55℃、電流密度1.5A/dm2の条件で、第2の銅層5上に電解ニッケルめっきを3μmほどの厚さが得られるように行い、第2の銅層5上にニッケル層6を形成したこと以外は、実施例1と同様にして半導体チップ搭載用基板を得た。
電解ニッケルめっき液の組成
硫酸ニッケル : 240g/L
塩化ニッケル : 45g/L
ホウ酸 : 30g/L
界面活性剤 : 3ml/L
(日本高純度化学株式会社製、商品名:ピット防止剤♯62)
サッカリン(光沢剤) : 0.1g/L
pH : 4
得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性及びはんだ接続信頼性について評価した。得られた結果を表1に示す。また、実施例1と同様にして、金皮膜表面へのニッケルの拡散状態を評価した。得られた結果を表2に示す。さらに、ニッケル層6及び金層8のそれぞれにおけるニッケル及び金の結晶粒径について、実施例1と同様にFIB/SIMを用いて観察した。得られた結果を図10に示す。さらに、実施例1と同様に、EBSDにより金層8と接しているニッケル層6表面の結晶粒径を測定した。得られた結果を表3に示す。
(半導体チップ搭載用基板の製造)
(1g)の工程において、光沢剤(一次光沢剤)を含有する下記組成の電解ニッケルめっき液を用いて、液温55℃、電流密度1.5A/dm2の条件で、第2の銅層5上に電解ニッケルめっきを3μmほどの厚さが得られるように行い、第2の銅層5上にニッケル層6を形成したこと以外は、実施例1と同様にして半導体チップ搭載用基板を得た。
電解ニッケルめっき液の組成
硫酸ニッケル : 240g/L
塩化ニッケル : 45g/L
ホウ酸 : 30g/L
界面活性剤 : 3ml/L
(日本高純度化学株式会社製、商品名:ピット防止剤♯62)
サッカリン(光沢剤) : 0.3g/L
pH : 4
得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性及びはんだ接続信頼性について評価した。得られた結果を表1に示す。実施例1と同様にして、金皮膜表面へのニッケルの拡散状態を評価した。得られた結果を表2に示す。また、ニッケル層6及び金層8のそれぞれにおけるニッケル及び金の結晶粒径について、実施例1と同様にFIB/SIMにより観察した。得られた結果を図11に示す。さらに、実施例1と同様に、EBSDにより金層8と接しているニッケル層6表面の結晶粒径を測定した。得られた結果を表3に示す。
(半導体チップ搭載用基板の製造)
(2a)内層板の準備
図6(a)に示すように、絶縁基材に、厚さ18μmの銅箔を両面に貼り合わせた、厚さ0.2mmのガラス布基材エポキシ銅張積層板であるMCL−E−679(日立化成工業株式会社製、商品名)を用い、その不要な箇所の銅箔をエッチングにより除去し、スルーホールを形成して、内層回路が形成された内層板1を作製した。
図6(b)に示すように、内層板1の両面に、熱硬化性絶縁樹脂フィルムABF−45H(味の素ファインテクノ株式会社製、商品名)を、170℃、30kgf/cm2の条件で、60分加熱加圧してラミネートし、ビルドアップフィルム15を形成した。
図6(c)に示すように、炭酸ガスインパクトレーザー穴あけ機L−500(住友重機械工業株式会社製、商品名)により、ビルドアップフィルム15上から直径80μmの非貫通孔であるIVH30をあけた。さらに、過マンガン酸カリウム65g/Lと水酸化ナトリウム40g/Lの混合水溶液に、IVH30形成後の基板を、液温70℃で20分間浸漬し、孔内のスミアの除去を行った。
図6(d)に示すように、(2c)の工程後の基板を、パラジウム溶液であるHS−202B(日立化成工業株式会社製、商品名)に25℃で15分間浸漬して、ビルドアップフィルム15の表面及びIVH30内の表面に触媒を付与した後、CUST−201(日立化成工業株式会社製、商品名)を使用して、液温25℃、30分の条件で無電解銅めっきを行った。これにより、ビルドアップフィルム15上及びIVH30内の表面に厚さ0.3μmの銅めっき層3を形成した。
図6(e)に示すように、ドライフィルムフォトレジストであるRY−3025(日立化成工業株式会社製、商品名)を、銅めっき層3の表面にラミネートし、電解銅めっきを行うべき箇所をマスクするフォトマスクを介してフォトレジストに紫外線を露光した後、現像して、電解めっきレジスト4を形成した。
図6(f)に示すように、硫酸銅浴を用いて、液温25℃、電流密度1.0A/dm2の条件で、銅めっき層3上に電解銅めっきを20μmほどの厚さが得られるように行い、回路導体幅/回路導体間隔(L/S)=35/35μmのパターン形状を有する第2の銅層5を形成した。また、また、かかるパターン形状を形成した面と反対側の面には、はんだボール接続用のランド径600μmのパッドが形成されるように、第2の銅層5を形成した。
図7(g)に示すように、下記の組成を有する光沢剤を含有しない電解ニッケルめっき液を用いて、液温55℃、電流密度1.5A/dm2の条件で、第2の銅層5上に電解ニッケルめっきを3μmほどの厚さが得られるように行い、第2の銅層5上にニッケル層6を形成した。
電解ニッケルめっき液(ワット浴)の組成
硫酸ニッケル : 240g/L
塩化ニッケル : 45g/L
ホウ酸 : 30g/L
界面活性剤 : 3ml/L
(日本高純度化学株式会社製、商品名:ピット防止剤♯62)
pH : 4
図7(h)に示すように、レジスト剥離液であるHTO(ニチゴー・モートン株式会社製、商品名)を用いて、電解めっきレジスト4の除去を行った。
図7(i)に示すように、主成分として硫酸20g/L、過酸化水素10g/Lの組成のエッチング液を用いて、電解めっきレジスト4で覆われていた部分の銅(銅めっき層3)をエッチングにより除去した。
図7(j)に示すように、エッチング後の基板の上側の表面に、感光性のソルダーレジスト「PSR−4000 AUS5」(太陽インキ製造株式会社製、商品名)をロールコータで塗布し、硬化後の厚みが40μmとなるようにした。続いて、露光・現像をすることにより、導体回路上の所望の場所に開口部を有するソルダーレジスト7を形成した。また、下側の表面には、はんだボール接続用のパッドを形成するために、ランド径600μmの銅パッドの上部に、500μmの開口径をもったソルダーレジスト7を形成した。
図7(k)に示すように、ソルダーレジスト7形成後の基板を、置換金めっき液であるHGS−100(日立化成工業株式会社、商品名)に、85℃で2分間浸漬させ、更に1分間水洗した。次いで、還元型の金めっき液であるHGS−2000(日立化成工業株式会社製、商品名)に、70℃で45分間浸漬させ、更に5分間水洗した。置換金めっき及び還元型の金めっきによって得られた金層8の膜厚の合計は0.5μmであった。
得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性及びはんだ接続信頼性について評価した。得られた結果を表1に示す。
(半導体チップ搭載用基板の製造)
実施例1における(1a)〜(1f)の工程を行った後、(1g)(電解ニッケルめっき)の工程を行わずに、(1h)〜(1j)の工程を行った。
得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性及びはんだ接続信頼性について評価した。得られた結果を表1に示す。また、実施例1と同様にして、金層表面へのニッケルの拡散状態を評価した。得られた結果を表2に示す。さらに、ニッケル層及び金層のそれぞれにおけるニッケル及び金の結晶粒径について、実施例1と同様にFIB/SIMにより観察した。得られた結果を図12に示す。さらに、実施例1と同様に、EBSDにより金層と接しているニッケル層表面の結晶粒径を測定した。得られた結果を表3に示す。
(半導体チップ搭載用基板の製造)
実施例1における(1a)〜(1f)の工程を行った後、(1g)(電解ニッケルめっき)の工程を行わずに、(1h)〜(1j)の工程を行った。
置換パラジウムめっき液の組成
塩化パラジウム(Pd)として :100mg/L
塩化アンモニウム :10g/L
pH :2(塩酸により調整)
処理液の組成
チオ硫酸カリウム :50g/L
pH調整剤 :クエン酸ナトリウム
pH :6
得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性及びはんだ接続信頼性について評価した。得られた結果を表1に示す。さらに、実施例1と同様に、EBSDにより金層と接しているニッケル層表面の結晶粒径を測定した。得られた結果を表3に示す。
(半導体チップ搭載用基板の製造)
実施例1における(1a)〜(1f)の工程を行った後、(1g)(電解ニッケルめっき)の工程を行わずに、(1h)〜(1j)の工程を行った。
置換パラジウムめっき液の組成
塩酸(35%) :70ml/L
塩化パラジウム(Pd)として :50mg/L
次亜リン酸 :100mg/L
酸性度 :約0.8N
得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性及びはんだ接続信頼性について評価した。得られた結果を表1に示す。さらに、実施例1と同様に、EBSDにより金層と接しているニッケル層表面の結晶粒径を測定した。得られた結果を表3に示す。
(半導体チップ搭載用基板の製造)
(1g)の工程において、光沢剤(一次光沢剤)を含有する下記組成の電解ニッケルめっき液を用いて、液温55℃、電流密度1.5A/dm2の条件で、第2の銅層上に電解ニッケルめっきを3μmほどの厚さが得られるように行い、第2の銅層上にニッケル層を形成したこと以外は、実施例1と同様にして半導体チップ搭載用基板を得た。
電解ニッケルめっき液の組成
硫酸ニッケル : 240g/L
塩化ニッケル : 45g/L
ホウ酸 : 30g/L
界面活性剤 : 3ml/L
(日本高純度化学株式会社製、商品名:ピット防止剤♯62)
サッカリン(光沢剤) : 2g/L
pH : 4
得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性及びはんだ接続信頼性について評価した。得られた結果を表1に示す。また、実施例1と同様にして、金層表面へのニッケルの拡散状態を評価した。得られた結果を表2に示す。さらに、ニッケル層及び金層のそれぞれにおけるニッケル及び金の結晶粒径について、実施例1と同様にFIB/SIMにより観察した。得られた結果を図13に示す。さらに、EBSDにより金層と接しているニッケル層の結晶粒径を測定した。得られた結果を表3に示す。
(半導体チップ搭載用基板の製造)
実施例1における(1a)〜(1f)の工程を行った後、(1g)(電解ニッケルめっき)の工程を行わずに、(1h)〜(1j)の工程を行った。
得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性及びはんだ接続信頼性について評価した。得られた結果を表1に示す。また、実施例1と同様にして、金層表面へのニッケルの拡散状態を評価した。得られた結果を表2に示す。さらに、無電解ニッケルめっき皮膜及び金層のそれぞれにおけるニッケル及び金の結晶粒径について、実施例1と同様にFIB/SIMにより観察した。得られた結果を図14に示す。さらに、実施例1と同様に、EBSDにより金層と接している無電解ニッケルめっき皮膜表面の結晶粒径を測定した。得られた結果を表3に示す。
Claims (10)
- 内層回路を表面に有する内層板と、前記内層回路と一部で接続するように絶縁層を隔てて前記内層板上に設けられた第1の銅層と、を有する積層体における前記第1の銅層上に、導体回路となるべき部分を除いてレジストを形成するレジスト形成工程と、
前記第1の銅層上の前記導体回路となるべき部分に、電解銅めっきにより第2の銅層を形成して、前記第1の銅層及び前記第2の銅層からなる前記導体回路を得る導体回路形成工程と、
前記導体回路上の少なくとも一部に、電解ニッケルめっきにより、前記導体回路とは反対側の面における結晶粒径の平均値が0.25μm以上であるニッケル層を形成するニッケル層形成工程と、
前記レジストを除去するレジスト除去工程と、
前記レジストに覆われていた部分の前記第1の銅層をエッチングにより除去するエッチング工程と、
前記ニッケル層が形成された前記導体回路上の少なくとも一部に、無電解金めっきにより金層を形成する金層形成工程と、
を有する半導体チップ搭載用基板の製造方法。 - 前記エッチング工程後、前記金層形成工程前に、前記ニッケル層が形成された前記導体回路の少なくとも一部が露出するように、表面にソルダーレジストを形成するソルダーレジスト形成工程を有する、請求項1記載の半導体チップ搭載用基板の製造方法。
- 前記レジスト形成工程において、
前記内層板上に、樹脂を主成分とする絶縁層と銅箔とが積層された樹脂付き銅箔を、前記絶縁層が前記内層板側に向くようにして積層し、
前記内層板上に積層された前記樹脂付き銅箔に、前記内層回路の一部が露出するようにバイアホールを形成し、
前記銅箔及び前記バイアホール内を覆うように無電解銅めっきにより銅めっき層を形成して、前記銅箔及び前記銅めっき層からなり前記内層回路と一部で接続する前記第1の銅層を有する前記積層体を得た後、
前記積層体における前記第1の銅層上に、前記導体回路となるべき部分を除いて前記レジストを形成する、請求項1又は2記載の半導体チップ搭載用基板の製造方法。 - 前記樹脂付き銅箔における前記銅箔の厚みが、5μm以下であることを特徴とする請求項3記載の半導体チップ搭載用基板の製造方法。
- 前記レジスト形成工程において、
内層回路を表面に有する内層板上に、導電性を有しないフィルムを積層して絶縁層を形成し、
前記内層板上に積層された前記絶縁層に、前記内層回路の一部が露出するようにバイアホールを形成し、
前記絶縁層及び前記バイアホール内を覆うように無電解銅めっきにより銅めっき層を形成して、前記銅めっき層からなり前記内層回路と一部で接続する前記第1の銅層を有する前記積層体を得た後、
前記積層体における前記第1の銅層上に、前記導体回路となるべき部分を除いて前記レジストを形成する、請求項1又は2記載の半導体チップ搭載用基板の製造方法。 - 前記導体回路形成工程後、前記ニッケル層形成工程前に、前記導体回路の一部が露出するようにして前記レジスト及び前記導体回路を覆う上部レジストを更に形成する上部レジスト形成工程を有し、
前記ニッケル層形成工程において、前記上部レジストから露出した部分の前記導体回路上に前記ニッケル層を形成し、
前記レジスト除去工程において、前記レジスト及び前記上部レジストの両方を除去する、請求項1〜5のいずれか一項に記載の半導体チップ搭載用基板の製造方法。 - 前記金層形成工程において、前記無電解金めっきを、還元剤を含む無電解金めっき液を用いて行い、前記還元剤として、酸化により水素ガスを発生しないものを用いる、請求項1〜6のいずれか一項に記載の半導体チップ搭載用基板の製造方法。
- 前記金層形成工程において、前記金層を、置換金めっきを行った後、還元型の金めっきを行うことにより形成する、請求項1〜7のいずれか一項に記載の半導体チップ搭載用基板の製造方法。
- 前記金層の厚みが、0.005μm以上である、請求項1〜8のいずれか一項に記載の半導体チップ搭載用基板の製造方法。
- 前記導体回路の少なくとも一部が、はんだ接続用端子又はワイヤボンディング用端子である、請求項1〜9のいずれか一項に記載の半導体チップ搭載用基板の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009205856A JP5428667B2 (ja) | 2009-09-07 | 2009-09-07 | 半導体チップ搭載用基板の製造方法 |
KR1020127008121A KR101368034B1 (ko) | 2009-09-07 | 2010-09-06 | 반도체 칩 탑재용 기판 및 그의 제조 방법 |
US13/394,688 US8997341B2 (en) | 2009-09-07 | 2010-09-06 | Substrate for mounting semiconductor chip and method for producing same |
CN201080039774.5A CN102576693B (zh) | 2009-09-07 | 2010-09-06 | 半导体芯片搭载用基板及其制造方法 |
PCT/JP2010/065229 WO2011027884A1 (ja) | 2009-09-07 | 2010-09-06 | 半導体チップ搭載用基板及びその製造方法 |
TW99130195A TWI471954B (zh) | 2009-09-07 | 2010-09-07 | Semiconductor wafer mounting substrate and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009205856A JP5428667B2 (ja) | 2009-09-07 | 2009-09-07 | 半導体チップ搭載用基板の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013176904A Division JP5682678B2 (ja) | 2013-08-28 | 2013-08-28 | 半導体チップ搭載用基板及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011060824A JP2011060824A (ja) | 2011-03-24 |
JP5428667B2 true JP5428667B2 (ja) | 2014-02-26 |
Family
ID=43649417
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009205856A Expired - Fee Related JP5428667B2 (ja) | 2009-09-07 | 2009-09-07 | 半導体チップ搭載用基板の製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US8997341B2 (ja) |
JP (1) | JP5428667B2 (ja) |
KR (1) | KR101368034B1 (ja) |
CN (1) | CN102576693B (ja) |
TW (1) | TWI471954B (ja) |
WO (1) | WO2011027884A1 (ja) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5602584B2 (ja) * | 2010-10-28 | 2014-10-08 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
JP5764381B2 (ja) * | 2011-05-09 | 2015-08-19 | 新光電気工業株式会社 | 配線基板の検査方法、配線基板の製造方法 |
JP2013089913A (ja) * | 2011-10-21 | 2013-05-13 | Hitachi Chemical Co Ltd | 半導体チップ搭載用基板及びその製造方法 |
JP5938948B2 (ja) * | 2012-02-29 | 2016-06-22 | 日立化成株式会社 | 半導体チップ搭載用基板及びその製造方法 |
US9368469B2 (en) * | 2012-08-30 | 2016-06-14 | Panasonic Intellectual Property Management Co., Ltd. | Electronic component package and method of manufacturing same |
WO2014038128A1 (ja) | 2012-09-05 | 2014-03-13 | パナソニック株式会社 | 半導体装置およびその製造方法 |
US20140106179A1 (en) * | 2012-10-17 | 2014-04-17 | Raytheon Company | Plating design and process for improved hermeticity and thermal conductivity of gold-germanium solder joints |
CN103794515B (zh) * | 2012-10-30 | 2016-12-21 | 碁鼎科技秦皇岛有限公司 | 芯片封装基板和结构及其制作方法 |
EP2740818B1 (en) * | 2012-12-05 | 2016-03-30 | ATOTECH Deutschland GmbH | Method for manufacture of wire bondable and solderable surfaces on noble metal electrodes |
KR102154882B1 (ko) * | 2012-12-25 | 2020-09-10 | 미쓰비시 마테리알 가부시키가이샤 | 파워 모듈 |
US20140174791A1 (en) * | 2012-12-26 | 2014-06-26 | Unimicron Technology Corp. | Circuit board and manufacturing method thereof |
US9277642B2 (en) * | 2013-03-05 | 2016-03-01 | Eastman Kodak Company | Imprinted bi-layer micro-structure method |
KR101469683B1 (ko) * | 2013-05-31 | 2014-12-05 | 주식회사 불스원신소재 | 무전해 및 전해 연속 공정에 의해 제조된 구리 및 니켈 도금 탄소 섬유를 이용한 전자파 차폐 복합재의 제조 방법 및 전자파 차폐 복합재 |
DE102013211640A1 (de) * | 2013-06-20 | 2014-12-24 | Osram Opto Semiconductors Gmbh | Optoelektronische Anordnung |
JP2015050249A (ja) * | 2013-08-30 | 2015-03-16 | 株式会社東芝 | 半導体装置の製造方法 |
JP6493952B2 (ja) * | 2014-08-26 | 2019-04-03 | 大口マテリアル株式会社 | リードフレーム及びその製造方法 |
JPWO2016068153A1 (ja) * | 2014-10-30 | 2017-08-10 | 住友金属鉱山株式会社 | 導電性基板の製造方法 |
JP6634849B2 (ja) * | 2015-05-15 | 2020-01-22 | 日立化成株式会社 | 無電解めっき方法及び配線板の製造方法 |
CN205726641U (zh) * | 2016-01-04 | 2016-11-23 | 奥特斯(中国)有限公司 | 具有不同面层的部件载体及含有该部件载体的电子设备 |
WO2018150971A1 (ja) * | 2017-02-15 | 2018-08-23 | 三菱電機株式会社 | 半導体素子及びその製造方法 |
CN108738240A (zh) * | 2017-04-19 | 2018-11-02 | 鹏鼎控股(深圳)股份有限公司 | 柔性电路板及其制备方法 |
US10074919B1 (en) * | 2017-06-16 | 2018-09-11 | Intel Corporation | Board integrated interconnect |
JP7139594B2 (ja) * | 2017-11-30 | 2022-09-21 | 凸版印刷株式会社 | ガラスコア、多層配線基板、及びガラスコアの製造方法 |
WO2020081691A1 (en) * | 2018-10-16 | 2020-04-23 | Averatek Corporation | Method of manufacture for embedded ic chip directly connected to pcb |
JP6572376B1 (ja) | 2018-11-30 | 2019-09-11 | 上村工業株式会社 | 無電解めっき浴 |
US11004819B2 (en) | 2019-09-27 | 2021-05-11 | International Business Machines Corporation | Prevention of bridging between solder joints |
US11264314B2 (en) | 2019-09-27 | 2022-03-01 | International Business Machines Corporation | Interconnection with side connection to substrate |
TWI715261B (zh) * | 2019-10-23 | 2021-01-01 | 強茂股份有限公司 | 晶片尺寸封裝結構及其製作方法 |
US11049781B1 (en) | 2020-02-13 | 2021-06-29 | Panjit International Inc. | Chip-scale package device |
US11735529B2 (en) | 2021-05-21 | 2023-08-22 | International Business Machines Corporation | Side pad anchored by next adjacent via |
TWI780972B (zh) | 2021-11-02 | 2022-10-11 | 頎邦科技股份有限公司 | 半導體裝置之製造方法 |
Family Cites Families (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4720324A (en) * | 1985-10-03 | 1988-01-19 | Hayward John S | Process for manufacturing printed circuit boards |
JPH03283556A (ja) | 1990-03-30 | 1991-12-13 | Hitachi Cable Ltd | 1c用リードフレーム |
EP1213756A3 (en) * | 1994-03-18 | 2005-05-25 | Hitachi Chemical Co., Ltd. | Fabrication process of semiconductor package and semiconductor package |
JP3447463B2 (ja) | 1996-03-05 | 2003-09-16 | 株式会社ジャパンエナジー | 無電解ニッケルめっき用前処理液および前処理方法 |
KR20000057687A (ko) * | 1996-12-19 | 2000-09-25 | 엔도 마사루 | 프린트 배선판 및 그 제조방법 |
JPH10242203A (ja) | 1997-02-25 | 1998-09-11 | Matsushita Electric Works Ltd | 回路基板及びその製造方法 |
JPH11124680A (ja) | 1997-10-21 | 1999-05-11 | Ebara Udylite Kk | 無電解めっき用触媒液 |
WO1999031293A1 (en) | 1997-12-18 | 1999-06-24 | Japan Energy Corporation | Pretreating fluid and method of pretreatment for electroless nickel plating |
MY144503A (en) * | 1998-09-14 | 2011-09-30 | Ibiden Co Ltd | Printed circuit board and method for its production |
JP3968554B2 (ja) | 2000-05-01 | 2007-08-29 | セイコーエプソン株式会社 | バンプの形成方法及び半導体装置の製造方法 |
JP4391671B2 (ja) | 2000-06-30 | 2009-12-24 | イビデン株式会社 | 電子部品搭載用基板及びその製造方法 |
CN1195891C (zh) * | 2000-09-18 | 2005-04-06 | 日立化成工业株式会社 | 非电解镀金液及非电解镀金方法 |
JP2002111188A (ja) | 2000-10-04 | 2002-04-12 | Kyocera Corp | 配線基板 |
KR100882663B1 (ko) * | 2001-03-14 | 2009-02-06 | 이비덴 가부시키가이샤 | 다층 프린트 배선판 |
US6586683B2 (en) * | 2001-04-27 | 2003-07-01 | International Business Machines Corporation | Printed circuit board with mixed metallurgy pads and method of fabrication |
JP2003051658A (ja) | 2001-08-03 | 2003-02-21 | Hitachi Ltd | 電子モジュールおよびその製造方法 |
JP2003258161A (ja) | 2002-03-05 | 2003-09-12 | Mitsui Chemicals Inc | 電子部品実装用配線基板 |
JP4137659B2 (ja) | 2003-02-13 | 2008-08-20 | 新光電気工業株式会社 | 電子部品実装構造及びその製造方法 |
JP4700332B2 (ja) * | 2003-12-05 | 2011-06-15 | イビデン株式会社 | 多層プリント配線板 |
TW200721932A (en) * | 2004-01-30 | 2007-06-01 | Hitachi Chemical Co Ltd | Adhesion assisting agent-bearing metal foil, printed wiring board, and production method of printed wiring board |
JP2006024902A (ja) * | 2004-06-07 | 2006-01-26 | Shinko Electric Ind Co Ltd | 極細線パターンを有する配線基板の製造方法および配線基板 |
EP1619719B1 (en) * | 2004-07-23 | 2012-04-25 | Shinko Electric Industries Co., Ltd. | Method of manufacturing a wiring board including electroplating |
KR100557540B1 (ko) * | 2004-07-26 | 2006-03-03 | 삼성전기주식회사 | Bga 패키지 기판 및 그 제작 방법 |
KR100688857B1 (ko) * | 2004-12-17 | 2007-03-02 | 삼성전기주식회사 | 윈도우를 구비한 볼 그리드 어레이 기판 및 그 제조방법 |
JP2006278774A (ja) * | 2005-03-29 | 2006-10-12 | Hitachi Cable Ltd | 両面配線基板の製造方法、両面配線基板、およびそのベース基板 |
JP4705448B2 (ja) * | 2005-09-29 | 2011-06-22 | 日本シイエムケイ株式会社 | プリント配線板の製造方法 |
JP2007142376A (ja) * | 2005-10-20 | 2007-06-07 | Hitachi Chem Co Ltd | 半導体チップ搭載用基板、これを用いた半導体パッケージ |
WO2007086551A1 (ja) * | 2006-01-27 | 2007-08-02 | Ibiden Co., Ltd. | プリント配線板及びプリント配線板の製造方法 |
JP2008109087A (ja) * | 2006-09-28 | 2008-05-08 | Hitachi Chem Co Ltd | 半導体チップ搭載用基板及び前処理液 |
JP4117016B1 (ja) | 2007-08-15 | 2008-07-09 | 小島化学薬品株式会社 | 無電解パラジウムめっき液 |
US8555494B2 (en) * | 2007-10-01 | 2013-10-15 | Intel Corporation | Method of manufacturing coreless substrate |
JP5573429B2 (ja) * | 2009-08-10 | 2014-08-20 | 住友ベークライト株式会社 | 無電解ニッケル−パラジウム−金めっき方法、めっき処理物、プリント配線板、インターポーザ、および半導体装置 |
-
2009
- 2009-09-07 JP JP2009205856A patent/JP5428667B2/ja not_active Expired - Fee Related
-
2010
- 2010-09-06 CN CN201080039774.5A patent/CN102576693B/zh not_active Expired - Fee Related
- 2010-09-06 KR KR1020127008121A patent/KR101368034B1/ko not_active IP Right Cessation
- 2010-09-06 WO PCT/JP2010/065229 patent/WO2011027884A1/ja active Application Filing
- 2010-09-06 US US13/394,688 patent/US8997341B2/en not_active Expired - Fee Related
- 2010-09-07 TW TW99130195A patent/TWI471954B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JP2011060824A (ja) | 2011-03-24 |
TWI471954B (zh) | 2015-02-01 |
US8997341B2 (en) | 2015-04-07 |
KR101368034B1 (ko) | 2014-02-26 |
CN102576693B (zh) | 2014-11-12 |
WO2011027884A1 (ja) | 2011-03-10 |
US20120234584A1 (en) | 2012-09-20 |
TW201126619A (en) | 2011-08-01 |
KR20120055719A (ko) | 2012-05-31 |
CN102576693A (zh) | 2012-07-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5428667B2 (ja) | 半導体チップ搭載用基板の製造方法 | |
KR101268145B1 (ko) | 구리의 표면 처리 방법 및 구리 | |
TWI325899B (ja) | ||
JP4973231B2 (ja) | 銅のエッチング処理方法およびこの方法を用いてなる配線基板と半導体パッケージ | |
JP2007109706A (ja) | 多層プリント配線板の製造方法 | |
JP2012009510A (ja) | 金属微細パターン付き基材、プリント配線板、及び半導体装置、並びに、金属微細パターン付き基材及びプリント配線板の製造方法 | |
JP5938948B2 (ja) | 半導体チップ搭載用基板及びその製造方法 | |
JP2013093359A (ja) | 半導体チップ搭載用基板及びその製造方法 | |
JP5682678B2 (ja) | 半導体チップ搭載用基板及びその製造方法 | |
JP5978587B2 (ja) | 半導体パッケージ及びその製造方法 | |
JP2013089913A (ja) | 半導体チップ搭載用基板及びその製造方法 | |
JP2013093360A (ja) | 半導体チップ搭載用基板及びその製造方法 | |
JP4129665B2 (ja) | 半導体パッケージ用基板の製造方法 | |
JP2006104504A (ja) | ポリイミド樹脂材の無電解めっき前処理方法および表面金属化方法、並びにフレキシブルプリント配線板およびその製造方法 | |
JP4797407B2 (ja) | 配線基板の製造方法、半導体チップ搭載基板の製造方法及び半導体パッケージの製造方法 | |
WO2014024754A1 (ja) | 半導体パッケージ用回路基板及びその製造方法 | |
JP5691527B2 (ja) | 配線基板の表面処理方法及びこの表面処理方法により処理された配線基板 | |
JP5482017B2 (ja) | 回路基板およびその製造方法 | |
JP2011258597A (ja) | 金メッキ金属微細パターン付き基材、プリント配線板、半導体装置、及び、それらの製造方法 | |
KR101591654B1 (ko) | 미세배선용 양면 연성 동박 적층체 및 이의 제조방법 | |
JP2005191080A (ja) | 積層板とそれを用いた多層配線板およびそれらの製造方法 | |
JPH1072677A (ja) | 一次めっき用無電解めっき液 | |
KR100789183B1 (ko) | 인쇄회로기판용 원판 및 이를 이용한 인쇄회로기판의도금층 형성방법 | |
KR20120048983A (ko) | 인쇄회로기판 제조방법 | |
JP2005197598A (ja) | 多層配線板及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120709 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130702 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130828 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131105 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131118 |
|
LAPS | Cancellation because of no payment of annual fees |