KR20120055719A - 반도체 칩 탑재용 기판 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 미세 배선을 형성하는 경우라도 브릿지의 발생을 감소시킬 수 있고, 나아가 우수한 와이어 본딩성 및 땜납 접속 신뢰성을 얻는 것이 가능한 반도체 칩 탑재용 기판의 제조 방법을 제공하는 것을 목적으로 한다. 본 발명의 반도체 칩 탑재용 기판의 제조 방법은, 내층 회로를 표면에 갖는 내층판과 절연층을 이격하여 내층판 상에 설치된 제1 구리층을 갖는 적층체에서의 제1 구리층 상에, 도체 회로로 되어야 할 부분을 제외하고 레지스트를 형성하는 레지스트 형성 공정, 제1 구리층 상에 전해 구리 도금에 의해 제2 구리층을 형성하여 도체 회로를 얻는 도체 회로 형성 공정, 도체 회로 상의 적어도 일부에 전해 니켈 도금에 의해 니켈층을 형성하는 니켈층 형성 공정, 레지스트를 제거하는 레지스트 제거 공정, 제1 구리층을 에칭에 의해 제거하는 에칭 공정, 및 도체 회로 상의 적어도 일부에 무전해 금 도금에 의해 금층을 형성하는 금층 형성 공정을 갖는다.
Description
본 발명은 반도체 칩 탑재용 기판 및 그의 제조 방법에 관한 것이다.
최근에 퍼스널 컴퓨터, 휴대 전화, 무선 기지국, 광 통신 장치, 서버 및 라우터 등의 전자 기기에 있어서, 대소를 막론하고 기기의 소형화, 경량화, 고성능화 및 고기능화가 진행되고 있다. 또한, CPU, DSP 및 각종 메모리 등의 LSI의 고속화 및 고기능화와 함께, SoC(System on a chip; 시스템 온 어 칩)나 SiP(System In Package; 시스템 인 패키지) 등의 고밀도 실장 기술의 개발도 행해지고 있다.
이로 인해, 반도체 칩 탑재용 기판이나 마더보드에는 빌드업 방식의 다층 배선 기판이 사용되도록 되고 있다. 또한, 패키지의 다핀 협피치화 등의 실장 기술의 진보에 의해, 반도체 칩 탑재용 기판은 QFP(Quad Flat Package; 쿼드 플랫 패키지)로부터 BGA(Ball Grid Array; 볼 그리드 어레이)/CSP(Chip Size Package; 칩 사이즈 패키지) 실장으로 진화되고 있다.
반도체 칩 탑재용 기판과 반도체 칩의 접속에는, 예를 들면 금 와이어 본딩이 이용된다. 또한, 반도체 칩과 접속된 반도체 칩 탑재용 기판은 땜납 볼에 의해 배선판(마더보드)과 접속된다. 그로 인해, 반도체 칩 탑재용 기판은, 통상, 반도체 칩 또는 배선판에 접속하기 위한 접속 단자를 각각 갖고 있다. 이들 접속 단자에는 금 와이어 또는 땜납과의 양호한 금속 접합을 확보하기 위하여, 금 도금이 실시되는 경우가 많다.
종래, 접속 단자에 금 도금을 실시하는 방법으로서는, 전해 금 도금이 널리 적용되어 왔다. 그러나, 최근에는 반도체 칩 탑재용 기판의 소형화에 의한 배선의 고밀도화에 따라, 접속 단자의 표면에 전해 금 도금을 실시하기 위한 배선을 확보하는 것이 곤란해지고 있다. 따라서, 접속 단자에의 금 도금 방법으로서, 전해 도금을 하기 위한 리드선이 불필요한 무전해 금 도금(치환 금 도금이나 환원 금 도금)의 공정이 주목받기 시작하고 있다. 예를 들면, 하기 비특허문헌 1에 기재되어 있는 바와 같이, 단자 부분의 동박 표면에 무전해 니켈 도금 피막/무전해 금 도금 피막을 형성하는 것이 알려져 있다.
그러나, 비특허문헌 2에 기재되어 있는 바와 같이, 무전해 니켈 도금/무전해 금 도금의 방법에서는, 전해 니켈 도금/전해 금 도금의 방법과 비교하여 땜납 접속 신뢰성이나 열 처리 후의 와이어 본딩성이 저하하는 것이 알려져 있다.
또한, 배선에 무전해 니켈 도금을 행하면, 브릿지라고 불리는 배선 사이에 무전해 니켈 도금 피막이 석출되는 현상이 발생하고, 이에 의해 단락 불량이 야기되는 경우가 있다. 이 브릿지를 억제하기 위해서는, 예를 들면 특허문헌 1, 2에 개시된 바와 같은 브릿지를 억제하기 위한 전처리액 및 전처리 방법이 제안되어 있다. 또한, 특허문헌 3에 개시된 바와 같이, 브릿지를 억제하기 위한 무전해 도금용 촉매액도 제안되어 있다.
사단 법인 프린트 회로 학회지 「회로 테크놀로지」(1993년 Vol.8 No.5 368 내지 372쪽)
표면 기술(2006년 Vol.57 No.9 616 내지 621쪽)
그런데, 최근에는 세미 애디티브법 등의 배선 형성 방법의 이용에 의해 패턴 사이의 간격이 50㎛를 하회하는 초미세 패턴, 예를 들면 배선 폭/배선 간격(이하, 「L/S」라고 함)=35㎛/35㎛라고 하는 미세 배선을 갖는 제품이 양산화되기 시작하고 있다.
이러한 초미세 패턴을 갖는 기판에 있어서, 구리를 포함하는 회로에 무전해 니켈 도금을 실시한 후, 그 위에 무전해 금 도금을 실시하여 접속 단자를 형성하는 종래 기술로서는, 예를 들면 다음과 같은 방법이 알려져 있다.
즉, 동박을 갖는 수지를 이용한 세미 애디티브법을,
(1) 내층 회로를 표면에 갖는 내층판의 상하에 동박을 갖는 수지를 라미네이트하는 공정,
(2) 동박을 갖는 수지에 인터스티셜 비어 홀(interstitial via hole; IVH)을 설치하고, 동박 상 및 IVH 내부에 무전해 구리 도금층을 형성하는 공정,
(3) 무전해 구리 도금층 상에서의 도체 회로를 형성해야 할 개소를 제외하고 전해 도금 레지스트를 형성하는 공정,
(4) 도체 회로를 형성해야 할 개소에 전해 구리 도금에 의해 구리 회로를 형성하는 공정,
(5) 전해 도금 레지스트를 박리하는 공정,
(6) 에칭액을 이용하여, 도체 회로를 형성해야 할 부분 이외의 부분의 상기 동박 및 무전해 구리 도금층을 에칭에 의해 제거하는 공정,
(7) 도체 회로가 형성된 기판의 표면에 솔더 레지스트 패턴을 형성하는 공정,
(8) 도체 회로 상에 무전해 니켈 도금 피막을 형성하는 공정, 및
(9) 상기 도체 회로의 최외측 표면에 무전해 금 도금 피막을 더 형성하는 공정에 의해 실시하는 것이 알려져 있다. 즉, 구리를 포함하는 도체 회로 상의 특정 부위에 무전해 니켈 도금(공정(8))/무전해 금 도금(공정(9))을 행하고, 이에 의해 접속 단자를 형성한다.
상술한 바와 같이, 반도체 칩 탑재용 기판의 소형화에 의한 배선의 고밀도화에 따라, 접속 단자 부분을, 종래의 전해 니켈/전해 금 도금 방법 대신에 리드선이 불필요한 무전해 도금 기술을 이용하는 것이 필수로 되고 있다. 그로 인해, 상기와 같은 세미 애디티브법에서도 무전해 니켈 도금/무전해 금 도금이 적용되고 있다.
그러나, 본 발명자들이 검토를 행한 결과, L/S=35㎛/35㎛ 정도의 미세 배선 상에 무전해 니켈 도금액을 이용하여 무전해 니켈 도금을 실시하는 경우, 도체 사이의 절연 신뢰성을 충분히 확보하는 것이 곤란한 것이 판명되었다. 즉, 상술한 특허문헌 1 내지 3에 기재된 전처리액이나 전처리 방법, 무전해 도금용 촉매액 등의 브릿지를 감소하는 수법을 적용하여도, 미세 배선으로 한 경우에는 도체 사이의 기재 상에 무전해 니켈 도금이 석출되기 쉽기 때문에, 충분한 효과가 얻어지지 않는 것이 판명되었다. 또한, 이러한 미세 배선으로 한 경우, 무전해 니켈 도금/무전해 금 도금을 적용하면, 전해 니켈 도금/전해 금 도금을 적용한 경우와 비교하여, 와이어 본딩성과 땜납 접속 신뢰성이 현저하게 낮아지는 것도 판명되었다.
본 발명은 이러한 사정을 감안하여 이루어진 것이며, 미세 배선을 형성하는 경우라도 브릿지의 발생을 감소시킬 수 있고, 나아가 우수한 와이어 본딩성 및 땜납 접속 신뢰성을 얻는 것이 가능한 반도체 칩 탑재용 기판의 제조 방법 및 이에 의해 얻어지는 반도체 칩 탑재용 기판을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명자들이 예의 검토를 행한 바, 패턴 사이의 간격이 50㎛를 하회하는 초미세 패턴(예를 들면, L/S=35㎛/35㎛ 정도의 미세 배선)에 있어서, 구리 배선 상에 무전해 니켈 도금을 실시한 경우에 브릿지가 생기기 쉬운 것은, 무전해 니켈 도금에 의해 구리 배선의 측면에도 니켈 도금이 실시되는 것이 한가지 원인이라고 추측하였다. 따라서, 이러한 측면에의 니켈 도금을 억제함으로써, 브릿지의 발생을 대폭 감소시킬 수 있게 되는 것을 발견하고, 본 발명을 상도하기에 이르렀다.
즉, 본 발명의 반도체 칩 탑재용 기판의 제조 방법은, 내층 회로를 표면에 갖는 내층판과, 내층 회로와 일부에서 접속하도록 절연층을 이격하여 내층판 상에 설치된 제1 구리층을 갖는 적층체에서의 제1 구리층 상에, 도체 회로로 되어야 할 부분을 제외하고 레지스트를 형성하는 레지스트 형성 공정과, 제1 구리층 상의 도체 회로로 되어야 할 부분에, 전해 구리 도금에 의해 제2 구리층을 형성하여, 제1 구리층 및 제2 구리층을 포함하는 도체 회로를 얻는 도체 회로 형성 공정과, 도체 회로 상의 적어도 일부에, 전해 니켈 도금에 의해 도체 회로와는 반대측의 면에서의 결정 입경의 평균치가 0.25㎛ 이상인 니켈층을 형성하는 니켈층 형성 공정과, 레지스트를 제거하는 레지스트 제거 공정과, 레지스트에 덮여져 있었던 부분의 제1 구리층을 에칭에 의해 제거하는 에칭 공정과, 니켈층이 형성된 도체 회로 상의 적어도 일부에, 무전해 금 도금에 의해 금층을 형성하는 금층 형성 공정을 갖는 것을 특징으로 한다.
상기 본 발명의 반도체 칩 탑재용 기판의 제조 방법에서는, 제1 구리층 상에 도체 회로의 패턴에 맞추어 전해 도금용의 레지스트를 형성한 후, 전해 구리 도금에 의해 제2 구리층을 형성하고, 계속해서 전해 니켈 도금에 의해 니켈층을 형성하고 있다. 이와 같이 전해 니켈 도금을 행할 때에, 도체 회로 이외의 부분에 레지스트가 존재하고 있기 때문에, 이에 의해 도체 회로의 측면에 니켈 도금이 실시되는 것을 방지할 수 있다. 따라서, 본 발명에 따르면, 초미세 패턴으로 하는 경우라도 브릿지의 형성이 대폭 감소된다.
또한, 상기와 같이 도체 회로 상에의 니켈층의 형성은, 무전해 니켈 도금이 아니라 전해 니켈 도금에 의해 행하기 때문에, 미세 배선으로 하는 경우라도 와이어 본딩성 및 땜납 접속 신뢰성을 양호하게 얻을 수도 있다. 또한, 니켈층 상에의 금층의 형성은, 무전해 금 도금에 의해 행하기 때문에, 전해 도금을 행하는 경우와 같은 리드선을 이용할 필요가 없고, 미세 배선을 형성하여도 독립 단자로 되어야 할 부분에 양호하게 금 도금을 행할 수 있다. 그로 인해, 반도체 칩 탑재용 기판의 한층 더한 소형화ㆍ고밀도화에도 대응할 수 있다.
그리고, 이러한 반도체 칩 탑재용 기판의 제조 방법에 있어서는, 예를 들면 상기 도체 회로의 적어도 일부를, 땜납 접속용 단자나 와이어 본딩용 단자 등의 접속용의 단자로 하고, 특히 이 부분에 니켈층 및 금층을 형성함으로써, 와이어 본딩성 및 땜납 접속 신뢰성이 양호한 반도체 칩 탑재용 기판이 얻어진다.
상기 본 발명의 반도체 칩 탑재용 기판의 제조 방법은, 에칭 공정 후, 금층 형성 공정 전에, 니켈층이 형성된 도체 회로의 적어도 일부가 노출되도록 표면에 솔더 레지스트를 형성하는 솔더 레지스트 형성 공정을 가지면 바람직하다. 이렇게 하면, 금층을 형성하지 않는 부위의 도체 회로를 보호할 수 있고, 도체 회로 상의 목적으로 하는 위치에 금층을 형성하는 것이 용이하게 되는 것 외에, 금 도금에 의한 브릿지의 형성도 방지하는 것이 가능하게 된다.
상기 레지스트 형성 공정에 있어서는, 내층판 상에, 수지를 주성분으로 하는 절연층과 동박이 적층된 수지 부착 동박을, 절연층이 내층판측으로 향하도록 하여 적층하고, 내층판 상에 적층된 수지 부착 동박에 내층 회로의 일부가 노출되도록 비어 홀을 형성하고, 동박 및 비어 홀 내를 덮도록 무전해 구리 도금에 의해 구리 도금층을 형성하여, 동박 및 구리 도금층을 포함하며 내층 회로와 일부에서 접속하는 제1 구리층을 갖는 적층체를 얻은 후, 적층체에서의 제1 구리층 상에 도체 회로로 되어야 할 부분을 제외하고 레지스트를 형성할 수 있다.
이 경우, 수지 부착 동박에서의 동박 및 무전해 구리 도금에 의한 구리 도금층은 시드층으로서 기능할 수 있고, 또한 이것들을 포함하는 제1 구리층은, 그의 상부에 제2 구리층이 더 적층됨으로써 도체 회로를 형성한다. 그리고, 상기의 레지스트 형성 공정에 따르면, 이러한 제1 구리층을 구비하는 적층체를 양호하게 얻는 것이 가능하게 된다. 또한, 시드층이란, 전해 도금을 행하기 위한 바탕(下地)이 되는 금속 피막을 말한다.
이러한 레지스트 형성 공정에 있어서는, 수지 부착 동박에서의 동박의 두께가 5㎛ 이하인 것이 바람직하다. 이렇게 하면, 시드층인 동박이 얇기 때문에, 레지스트의 제거 후, 도체 회로 이외의 부분에 남은 시드층(동박)을 제거하는 것이 용이하게 되고, 도체 회로를 더욱 양호하게 형성하는 것이 가능하게 된다.
또한, 레지스트 형성 공정에 있어서는, 내층 회로를 표면에 갖는 내층판 상에, 도전성을 갖지 않는 필름을 적층하여 절연층을 형성하고, 내층판 상에 적층된 필름에 내층 회로의 일부가 노출되도록 비어 홀을 형성하고, 절연층 및 비어 홀 내를 덮도록 무전해 구리 도금에 의해 구리 도금층을 형성하여, 구리 도금층을 포함하며 내층 회로와 일부에서 접속하는 제1 구리층을 갖는 적층체를 얻은 후, 이 적층체에서의 제1 구리층 상에 도체 회로로 되어야 할 부분을 제외하고 레지스트를 형성하도록 할 수도 있다.
이 경우에는 구리 도금층이 시드층으로서 기능함과 함께, 그대로 상부에 제2 구리층이 적층되어 도체 회로로 되는 제1 구리층을 구성한다. 그리고, 상기의 레지스트 형성 공정에 따르면, 내층판 상에 이러한 제1 구리층을 구비하는 적층체를 양호하게 얻는 것이 가능하게 된다.
이와 같이 구리 도금층만이 시드층으로 되는 경우에는, 동박 및 구리 도금층이 시드층으로 되는 경우와 비교하여 두께를 얇게 하기 쉽기 때문에, 예를 들면 에칭 공정에 있어서 시드층을 제거하기 쉽게 하는 관점에서는 바람직한 경향에 있다. 단, 시드층이 동박 및 구리 도금층에 의해 형성되는 경우, 무전해 구리 도금을 행하기 전에 부여하는 촉매는, 동박 표면에 부착하게 되므로 절연층의 표면(IVH 내를 제외함)에는 직접 부여되는 일이 없다. 절연층에 촉매가 부착되어 있으면, 시드층의 제거 후에도 절연층 표면에 촉매가 남는 경우가 있기 때문에, 이 촉매의 작용에 의해 도체 회로 사이에 도금 피막이 석출되고, 이에 의해 단락 불량이 야기되는 경우가 있다. 따라서, 이러한 촉매에 기인하는 단락 불량을 발생시키기 어렵게 하는 관점에서는, 시드층은 동박 및 구리 도금층에 의해 형성되는 것이 바람직하다.
본 발명의 반도체 칩 탑재용 기판의 제조 방법은, 도체 회로 형성 공정 후, 니켈층 형성 공정 전에, 도체 회로의 일부가 노출되도록 하여 레지스트 및 도체 회로를 덮는 상부 레지스트를 더 형성하는 상부 레지스트 형성 공정을 갖고 있고, 이 경우, 니켈층 형성 공정에 있어서, 상부 레지스트로부터 노출된 도체 회로 상에 니켈층을 형성하고, 레지스트 제거 공정에 있어서, 레지스트 및 상부 레지스트 둘다를 제거하는 것이 바람직하다.
상기와 같은 상부 레지스트를 더 형성함으로써, 도체 회로 상의 접속 단자로 되어야 할 부분에 선택적으로 니켈층을 형성하는 것이 용이하게 된다. 그리고, 이렇게 하면, 도체 회로의 전체가 니켈층으로 덮여지는 일이 없어지기 때문에, 상기와 같이 솔더 레지스트 형성 공정에 있어서 접속 단자로 되는 부분 이외에 솔더 레지스트를 형성하는 경우, 도체 회로를 구성하고 있는 구리와 솔더 레지스트를 밀착시키는 것이 가능하게 된다. 본 발명자들의 검토에 따르면, 니켈과 솔더 레지스트의 접착성에 비하여, 구리와 솔더 레지스트의 접착성이 높은 경향에 있었기 때문에, 상기 방법에 의해 기판에 대한 솔더 레지스트의 밀착성을 높여 신뢰성을 더욱 향상시키는 것이 가능하게 된다.
또한, 니켈층 형성 공정 후, 금층 형성 공정 전에는, 니켈층 상에 코발트, 팔라듐, 백금으로 이루어지는 군으로부터 선택되는 적어도 1종의 금속을 포함하는 금속층을, 무전해 도금 또는 전해 도금에 의해 형성하는 금속층 형성 공정을 행할 수도 있다. 이들 금속층은 니켈의 확산을 억제하는 효과가 높기 때문에, 니켈층 상에 이들 금속층을 형성함으로써, 금층을 직접 형성한 경우에 비하여 니켈의 확산을 억제하기 쉬워져, 와이어 본딩성을 더 높이는 것이 가능하게 된다.
또한, 니켈층 형성 공정 후, 레지스트 제거 공정 전에는, 니켈층 상에 금을 포함하는 금속층을 형성하는 금속층 형성 공정을 행할 수도 있다. 이 경우, 그 후의 금층 형성 공정에 있어서, 도체 회로의 최외측 표면에 금층을 더 형성할 때에, 무전해 금 도금에 의해 형성하는 금층의 두께를 줄이는 것이 가능하게 된다.
특히, 솔더 레지스트 형성 공정 후, 금층 형성 공정 전에, 상기 솔더 레지스트로부터 노출된 니켈층이 형성된 도체 회로 상에, 무전해 팔라듐 도금에 의해 팔라듐층을 형성하는 금속층 형성 공정을 행하는 것이 바람직하다. 이렇게 하면, 도체 회로의 불필요한 위치에까지 팔라듐층이 형성되는 일이 없기 때문에, 도체 회로와 솔더 레지스트의 밀착성을 양호하게 유지한 채로 니켈의 확산을 방지하는 효과가 양호하게 얻어지게 된다.
이 금속층(팔라듐층) 형성 공정에 있어서는, 팔라듐층을, 치환 팔라듐 도금을 행한 후, 환원형의 팔라듐 도금을 행함으로써 형성하는 것이 바람직하다. 이에 의해, 치환 및 환원을 동시에 생기게 한 경우에 비하여 니켈층으로부터의 니켈의 용출을 억제할 수 있고, 와이어 본딩성을 높이는 효과가 보다 양호하게 얻어지게 된다.
또한, 금층 형성 공정에 있어서는, 무전해 금 도금을, 환원제를 포함하는 무전해 금 도금액을 이용하여 행하고, 환원제로서 산화에 의해 수소 가스를 발생시키지 않는 것을 이용하는 것이 바람직하다. 이에 의해, 산화에 따라 발생한 수소 가스에 의한, 금 도금의 이상 석출을 억제하는 것이 가능하게 된다.
또한, 금층 형성 공정에 있어서도, 금층을, 치환 금 도금을 행한 후, 환원형의 금 도금을 행함으로써 형성하는 것이 바람직하다. 이에 의해, 금층보다도 하층에 형성되어 있는 니켈층이나 상기 금속층 중의 금속과의 양호한 밀착성이 얻어져, 더욱 양호한 와이어 본딩성이 얻어지게 된다.
이와 같이 하여 형성되는 금층의 두께는 0.005㎛ 이상이면 바람직하다. 이러한 두께의 금층이 형성됨으로써, 와이어 본딩의 실시가 용이해지는 경향이 있다.
또한, 본 발명은 상기 본 발명의 제조 방법에 의해 얻어지는 반도체 칩 탑재용 기판을 제공하는 것이다. 이러한 반도체 칩 탑재용 기판은, 전술한 바와 같이 제조 시에 있어서의 브릿지의 발생이 없기 때문에 단락 불량을 발생시키기 어렵고, 나아가 우수한 와이어 본딩성 및 땜납 접속 신뢰성을 갖는 것이 된다.
본 발명에 따르면, 미세 배선을 형성하는 경우라도 브릿지의 발생을 감소시킬 수 있고, 나아가 우수한 와이어 본딩성 및 땜납 접속 신뢰성을 얻는 것이 가능한, 반도체 칩 탑재용 기판의 제조 방법을 제공하는 것이 가능하게 된다.
또한, 본 발명에 있어서, 도체 회로에는 무전해 금 도금에 의해 금층을 형성할 수 있기 때문에, 전해 도금을 행하는 경우와 같은 리드선을 이용할 필요가 없고, 미세 배선을 형성하여도 독립 단자로 되어야 할 부분에 양호하게 금 도금을 행할 수 있다. 그로 인해, 본 발명의 제조 방법은 반도체 칩 탑재용 기판의 한층 더한 소형화ㆍ고밀도화에도 대응할 수 있다.
또한, 본 발명에 따르면, 상기 본 발명의 제조 방법에 의해 얻을 수 있고, 브릿지의 발생이 감소되어 있으며, 나아가 우수한 와이어 본딩성 및 땜납 접속 신뢰성을 갖는 반도체 칩 탑재용 기판을 제공하는 것이 가능하게 된다.
도 1은 제1 실시 형태에 관한 반도체 칩 탑재용 기판의 제조 방법을 모식적으로 도시하는 공정도.
도 2는 제1 실시 형태에 관한 반도체 칩 탑재용 기판의 제조 방법을 모식적으로 도시하는 공정도.
도 3은 금층(8) 형성 후의 도체 회로(50)의 부분의 단면 구성을 확대하여 도시하는 모식도.
도 4는 금속층 형성 공정을 행한 경우에 있어서의 금층(8) 형성 후의 도체 회로(50)의 부분의 단면 구성을 확대하여 도시하는 모식도.
도 5는 금속층 형성 공정을 행한 경우에 있어서의 금층(8) 형성 후의 도체 회로(50)의 부분의 단면 구성을 확대하여 도시하는 모식도.
도 6은 제2 실시 형태에 관한 반도체 칩 탑재용 기판의 제조 방법을 모식적으로 도시하는 공정도.
도 7은 제2 실시 형태에 관한 반도체 칩 탑재용 기판의 제조 방법을 모식적으로 도시하는 공정도.
도 8은 금층(8) 형성 후의 니켈층(6)이 형성된 도체 회로(50)의 부분의 단면 구성을 확대하여 도시하는 모식도.
도 9는 실시예 1에서의 니켈층(6)/금층(8)의 FIB/SIM에 의한 관찰 결과를 도시하는 도면.
도 10은 실시예 7에서의 니켈층(6)/금층(8)의 FIB/SIM에 의한 관찰 결과를 도시하는 도면.
도 11은 실시예 8에서의 니켈층(6)/금층(8)의 FIB/SIM에 의한 관찰 결과를 도시하는 도면.
도 12는 비교예 1에서의 니켈층/금층의 FIB/SIM에 의한 관찰 결과를 도시하는 도면.
도 13은 비교예 4에서의 니켈층/금층의 FIB/SIM에 의한 관찰 결과를 도시하는 도면.
도 14는 비교예 5에서의 니켈층/금층의 FIB/SIM에 의한 관찰 결과를 도시하는 도면.
도 2는 제1 실시 형태에 관한 반도체 칩 탑재용 기판의 제조 방법을 모식적으로 도시하는 공정도.
도 3은 금층(8) 형성 후의 도체 회로(50)의 부분의 단면 구성을 확대하여 도시하는 모식도.
도 4는 금속층 형성 공정을 행한 경우에 있어서의 금층(8) 형성 후의 도체 회로(50)의 부분의 단면 구성을 확대하여 도시하는 모식도.
도 5는 금속층 형성 공정을 행한 경우에 있어서의 금층(8) 형성 후의 도체 회로(50)의 부분의 단면 구성을 확대하여 도시하는 모식도.
도 6은 제2 실시 형태에 관한 반도체 칩 탑재용 기판의 제조 방법을 모식적으로 도시하는 공정도.
도 7은 제2 실시 형태에 관한 반도체 칩 탑재용 기판의 제조 방법을 모식적으로 도시하는 공정도.
도 8은 금층(8) 형성 후의 니켈층(6)이 형성된 도체 회로(50)의 부분의 단면 구성을 확대하여 도시하는 모식도.
도 9는 실시예 1에서의 니켈층(6)/금층(8)의 FIB/SIM에 의한 관찰 결과를 도시하는 도면.
도 10은 실시예 7에서의 니켈층(6)/금층(8)의 FIB/SIM에 의한 관찰 결과를 도시하는 도면.
도 11은 실시예 8에서의 니켈층(6)/금층(8)의 FIB/SIM에 의한 관찰 결과를 도시하는 도면.
도 12는 비교예 1에서의 니켈층/금층의 FIB/SIM에 의한 관찰 결과를 도시하는 도면.
도 13은 비교예 4에서의 니켈층/금층의 FIB/SIM에 의한 관찰 결과를 도시하는 도면.
도 14는 비교예 5에서의 니켈층/금층의 FIB/SIM에 의한 관찰 결과를 도시하는 도면.
이하, 도면을 참조하여 본 발명의 바람직한 실시 형태에 대하여 설명한다. 또한, 도면의 설명에 있어서, 동일한 요소에는 동일한 부호를 붙이고, 중복되는 설명에 대해서는 생략하는 것으로 한다.
[제1 실시 형태]
이하, 반도체 칩 탑재용 기판의 제조 방법의 바람직한 제1 실시 형태에 대하여 설명한다. 도 1 및 도 2는 제1 실시 형태에 관한 반도체 칩 탑재용 기판의 제조 방법을 모식적으로 도시하는 공정도이다. 본 실시 형태는 내층판에 대하여 동박을 갖는 수지를 이용하여 외층 회로의 형성을 행하는 세미 애디티브법에 의한 반도체 칩 탑재용 기판의 제조 방법의 예이다.
본 실시 형태에 있어서는, 우선, 도 1의 (a)에 도시한 바와 같이 내층판(1)을 준비한다. 내층판(1)은, 내층용 기판(100)과, 그 표면에 설치된 내층 회로(102)와, 내층용 기판을 관통하도록 형성되고, 양 표면의 내층 회로(102)끼리를 전기적으로 접속하는 내층용 비어(104)를 구비하고 있다. 이러한 내층판(1)에서의 각 구성으로서는, 회로 기판에 적용되는 공지된 구성을 특별히 제한없이 적용할 수 있다.
내층판(1)의 형성 방법으로서는, 예를 들면 다음과 같은 방법을 적용할 수 있다. 우선, 내층용 기판(100)의 양 표면에 금속층으로서의 동박을 적층한 후, 이 동박의 불필요한 개소를 에칭에 의해 제거함으로써 내층 회로(102)를 형성하는 방법(서브트랙트법)이나, 내층용 기판(100)의 양 표면의 필요한 개소에만 무전해 구리 도금에 의해 구리를 포함하는 내층 회로(102)를 형성하는 방법(애디티브법)을 들 수 있다. 또한, 내층용 기판(100)의 표면 상, 또는 그 표면에 더 형성한 소정의 층(빌드업층) 상에 얇은 금속층(시드층)을 형성하고, 또한 전해 구리 도금에 의해 내층 회로(102)에 대응한 원하는 패턴을 형성한 후, 이 패턴을 형성하지 않은 부분의 얇은 금속층을 에칭에 의해 제거함으로써, 내층 회로(102)를 형성하는 방법(세미 애디티브법) 등도 들 수 있다.
다음에, 도 1의 (b)에 도시한 바와 같이, 내층판(1)의 양 표면 상에 수지를 주성분으로 하는 절연층(21)과 동박(22)이 적층된 수지 부착 동박(2)을, 그 절연층(21)이 내층판(1)측으로 향하도록 하여 적층한다(도 1의 (b)). 수지 부착 동박(2)의 적층은, 예를 들면 내층판(1)에 대하여 라미네이트 또는 프레스함으로써 행할 수 있다. 예를 들면, 일반적인 진공 프레스기를 적용할 수 있다. 이때, 가열ㆍ가압의 조건은, 층간 절연 수지인 절연층(21)의 구성 재료의 특성에 적합한 조건이 바람직하다. 예를 들면, 온도 150℃ 내지 250℃, 압력 1MPa 내지 5MPa로 할 수 있다. 본 실시 형태에서는, 이러한 수지 부착 동박(2)에서의 동박(22)이 시드층으로서 기능하고, 이에 의해 후술하는 구리 도금층(3)이나 제2 구리층(5)의 형성을 행하는 것이 가능하게 된다. 또한, 적층되기 전의 수지 부착 동박(2)의 절연층(21)은 B 스테이지 상태이다.
수지 부착 동박(2)에서의 동박(22)은, 그 두께가 5㎛ 이하이면 바람직하고, 3㎛ 이하이면 보다 바람직하다. 동박의 두께를 5㎛ 이하로 함으로써, 후술하는 에칭을 용이하게 행하는 것이 가능하게 되어 미세 배선을 형성하는 것이 용이하게 된다.
동박(22)으로서는 필러블(peelable) 타입 또는 에처블(etchable) 타입의 것을 사용하는 것이 바람직하다. 동박(22)이 필러블 타입인 경우 캐리어를 떼어냄으로써, 또한 에처블 타입인 경우 캐리어를 에칭함으로써 원하는 두께를 갖는 동박으로 할 수 있다. 예를 들면, 필러블 타입의 경우, 캐리어와의 박리층으로 되는 금속 산화물 또는 유기물층을 에칭 등에 의해 제거함으로써 캐리어를 떼어낼 수 있다. 또한, 에처블 타입에 있어서, 금속박을 동박, 캐리어를 Al박으로 한 경우, 알칼리 용액을 이용함으로써 캐리어만을 에칭할 수 있다. 동박(22)은 급전층(給電層)으로서 기능하는 범위에서 얇으면 얇을수록 미세 배선 형성에 적합하기 때문에, 그러한 두께로 하기 위하여, 더 에칭을 행하여 두께를 감소시킬 수 있다. 그 경우, 필러블 타입의 경우, 이형층의 제거와 동시에 에칭을 행하면 효율적이라서 바람직하다.
절연층(21)을 구성하는 수지는 절연성을 갖는 수지이며, 그러한 수지로서는 열경화성 수지, 열가소성 수지나 이들의 혼합 수지를 적용할 수 있다. 그 중에서도 열경화성을 갖는 유기 절연 재료가 바람직하다. 열경화성 수지로서는 페놀 수지, 요소 수지, 멜라민 수지, 알키드 수지, 아크릴 수지, 불포화 폴리에스테르 수지, 디알릴프탈레이트 수지, 에폭시 수지, 폴리벤조이미다졸 수지, 폴리아미드 수지, 폴리아미드이미드 수지, 실리콘 수지, 시클로펜타디엔으로부터 합성한 수지, 트리스(2-히드록시에틸)이소시아누레이트를 포함하는 수지, 방향족 니트릴로부터 합성한 수지, 3량화 방향족 디시안아미드 수지, 트리알릴트리메탈릴레이트를 포함하는 수지, 푸란 수지, 케톤 수지, 크실렌 수지, 축합 다환 방향족을 포함하는 열경화성 수지, 벤조시클로부텐 수지 등을 들 수 있다. 열가소성 수지로서는 폴리이미드 수지, 폴리페닐렌옥시드 수지, 폴리페닐렌술파이드 수지, 아라미드 수지, 액정 중합체 등을 들 수 있다. 또한, 절연층(21)에는 필요에 따라 실리카 충전재 등의 무기 충전제 등을 배합할 수도 있고, 또한 유리 클로스 등을 포함하는 프리프레그를 이용할 수도 있다.
다음에, 도 1의 (c)에 도시한 바와 같이, 내층판(1)에 적층된 수지 부착 동박(2)의 소정의 부위에, 수지 부착 동박(2)을 관통하여 내층판(1)에 도달하는 관통 구멍(비어 구멍)을 형성한다. 이에 의해 인터스티셜 비어 홀(IVH)(30)을 형성하여 내층 회로(102)의 일부를 노출시킨다. 관통 구멍은, 예를 들면 자외선 파장의 레이저광을 직접 조사하여 구멍 가공을 행함으로써 형성할 수 있다. 자외 파장의 레이저로서는 UV-YAG 레이저의 제3 고조파(파장 355nm)를 이용하면, 비교적 높은 에너지가 얻어져 가공 속도를 빠르게 할 수 있기 때문에 바람직하다.
또한, IVH(30)의 형성에 있어서는, 레이저 에너지 분포를 조정하고, 비어 구멍의 단면 형상을 테이퍼 형상으로 하면, 구멍 내의 도금 부착성이 향상되기 때문에 바람직하다. 또한, 비어 구멍 직경이 50㎛ 이하이면, 가공 속도가 빨라지기 때문에 바람직하다. 또한, 비어 구멍의 종횡비(비어 구멍 높이/비어 구멍의 바닥의 직경)는 1 이하이면, 신뢰성을 확보하는 관점에서 바람직하기 때문에, IVH(30)의 형성에 있어서는, 이러한 절연층(21)의 두께와 비어 구멍 직경의 관계로 되도록 설계하는 것이 바람직하다. 또한, 비어 구멍 내에는 스미어가 발생하고 있는 경우가 있기 때문에, 비어 구멍의 형성 후에는 과망간산염, 크롬산염, 과망간산 등을 이용한 세정을 행함으로써, 스미어의 제거를 행하는 것이 바람직하다.
다음에, 도 1의 (d)에 도시한 바와 같이, 수지 부착 동박(2)이 적층된 내층판(1)의 전체 표면을 덮도록 무전해 구리 도금에 의해 구리 도금층(3)을 형성한다. 이에 의해, 내층판(1)과, 내층판(1)의 내층 회로(102)와 일부에서 접속하도록 절연층(21)을 이격하여 설치된 동박(22) 및 구리 도금층(3)을 포함하는 제1 구리층(32)을 갖는 적층체(110)가 얻어진다. 이 적층체(110)에서는 동박(22)의 표면 및 IVH(30) 내가 연속적으로 제1 구리층(32)에 의해 덮여진 상태로 되기 때문에, 절연층(21)의 표면 상에 형성된 동박(22)과 내층 회로(102)의 전기적인 접속이 가능하게 된다.
구리 도금층(3)은 일반적인 배선판의 형성에 이용되는 무전해 구리 도금 방법을 이용하여 형성하면 되고, 도금해야 할 부위에 무전해 구리 도금의 핵으로 되는 촉매를 부여하여, 이것에 무전해 구리 도금층을 박 부착함으로써 형성할 수 있다. 촉매로서는 귀금속 이온이나 팔라듐 콜로이드를 이용할 수 있고, 특히 팔라듐은 수지에의 밀착성이 높기 때문에 바람직하다. 무전해 구리 도금에는 황산구리, 착화제, 포르말린, 수산화나트륨을 주성분으로 하는, 일반적인 배선판의 형성에 이용되는 무전해 구리 도금액을 이용할 수 있다.
구리 도금층(3)의 두께로서는, IVH(30) 내부에의 급전이 가능하게 되는 두께가 있으면 되며, 0.1 내지 1㎛이면 바람직하다. 구리 도금층(3)이 0.1㎛보다 얇으면, IVH(30) 내부의 내층 회로(102)를 구성하는 구리와, 수지 부착 동박(2)에서의 동박(22)과의 사이의 급전이 충분하게 얻어지지 못할 우려가 있다. 한편, 1㎛보다 두꺼우면, 후술하는 도체 회로로 되어야 할 부분 이외의 구리를 에칭에 의해 제거하는 에칭 공정에 있어서, 에칭을 해야만 하는 구리의 두께가 증가하기 때문에, 회로 형성성이 저하하여 미세 배선의 형성이 곤란하게 될 우려가 있다. 구리 도금층(3)의 두께가 0.1 내지 1㎛임으로써, 내층 회로(102)와 동박(22)의 급전이 충분하게 얻어지고, 나아가 에칭 공정에서의 에칭이 용이하게 되어 양호한 회로 형성성이 얻어지게 된다.
다음에, 도 1의 (e)에 도시한 바와 같이, 제1 구리층(32) 상의 원하는 위치에 전해 도금 레지스트인 레지스트(4)를 형성한다(레지스트 형성 공정). 이 레지스트(4)를 형성하는 부위는, 제1 구리층(32)에서의 도체 회로로 되어야 할 부분(IVH(30)를 포함함)을 제외한 부분이다. 레지스트(4)는, 후술하는 재료를 이용한 공지된 레지스트 형성 방법을 적용함으로써 형성하는 것이 가능하다. 또한, 도체 회로로 되어야 할 부분에는 위치 정렬에 이용하는 위치 정렬용의 패턴 등도 포함한다.
레지스트(4)의 두께는, 그 후 도금하는 도체의 합계의 두께와 동일한 정도이거나, 그것보다도 두껍게 하는 것이 바람직하다. 레지스트(4)는 수지로 구성되는 것이면 바람직하다. 수지로 구성되는 레지스트로서는 PMER P-LA900PM(도꾜 오까 가부시끼가이샤 제조, 상품명)과 같은 액상 레지스트나, HW-425(히따찌 가세이 고교 가부시끼가이샤, 상품명), RY-3025(히따찌 가세이 고교 가부시끼가이샤, 상품명) 등의 드라이 필름의 레지스트가 있다.
다음에, 도 1의 (f)에 도시한 바와 같이, 제1 구리층(32)의 표면 상에 전해 구리 도금에 의해 제2 구리층(5)을 형성하고, 제1 구리층(32)과 제2 구리층(5)이 적층된 도체 회로(50)를 얻는다(도체 회로 형성 공정). 이 공정에 있어서는, 전해 구리 도금에 의해 레지스트(4)가 형성되어 있지 않은 부분에만 제2 구리층(5)이 형성된다. 따라서, 제2 구리층(5)은 제1 구리층(32) 상의 도체 회로(50)로 되어야 할 부분에 형성되게 된다.
제2 구리층(5)의 형성 영역은, 상기와 같이 레지스트(4)에 의해 결정된다. 그로 인해, 전해 구리 도금은 제1 구리층(32) 중 어느 하나의 부분에 리드선을 부착하여 행하면 되며, 배선을 고밀도화하는 경우라도 충분히 대응 가능하다. 전해 구리 도금은, 반도체 칩 탑재용 기판의 제조에서 사용되는 공지된 황산구리 전해 도금이나 피로인산 전해 도금을 이용하여 행할 수 있다.
제2 구리층(5)의 두께는 도체 회로로서 사용할 수 있을 정도의 두께이면 되며, 목적으로 하는 스페이스에도 따르지만, 1 내지 30㎛의 범위이면 바람직하고, 3 내지 25㎛의 범위이면 보다 바람직하고, 3 내지 20㎛의 범위이면 더욱 바람직하다.
다음에, 도 2의 (g)에 도시한 바와 같이, 제2 구리층(5)의 표면 상에 전해 니켈 도금에 의해 니켈층(6)을 더 형성한다(니켈층 형성 공정). 이 공정에서도 전해 니켈 도금에 의해 레지스트(4)가 형성되어 있지 않은 부분에만 니켈층(6)이 형성된다. 따라서, 니켈층(6)은 도체 회로(50) 상의 전체 영역에 형성되는 것으로 된다. 이 공정에서도 도체 회로(50) 중 어느 하나의 부분에 리드선을 부착하여 전해 니켈 도금을 실시하면 된다.
전해 니켈 도금은, 예를 들면 도체 회로 형성 공정 후의 기판 전체를 전해 니켈 도금액에 침지함으로써 행할 수 있다. 전해 니켈 도금액으로서는 와트욕(황산니켈, 염화니켈, 붕산을 주성분으로 하는 니켈 도금욕), 술파민산욕(술파민산니켈과 붕산을 주성분으로 하는 니켈 도금욕), 붕불화욕 등을 이용할 수 있다. 그 중에서도 와트욕으로부터의 석출 피막이 소지(素地)로 되는 도체 회로(50)와의 밀착성이 좋고, 내식성을 높게 할 수 있는 경향이 있다. 그로 인해, 전해 니켈 도금에는 와트욕을 이용하는 것이 바람직하다.
또한, 와트욕을 이용하여 도금을 행하면, 니켈층(6)에서의 니켈의 결정 입경도 크게 할 수 있는 경향이 있다. 그로 인해, 이러한 관점에서도 와트욕을 이용하는 것이 바람직하다. 이것은 후술하는 금층 형성 공정에 있어서, 무전해 금 도금에 의해 금층(8)을 형성하는 경우, 금층(8)은 바탕의 니켈의 결정의 크기를 어느 정도 이어받아 결정 성장하는 에피택셜 성장에 의해 형성되기 때문에, 니켈의 결정립이 클수록 큰 결정립을 갖는 금 도금 피막이 형성되기 때문이다.
니켈층(6)은 도체 회로(50)와 반대측의 면, 즉 후술하는 바와 같은 금층(8)이나 금속층(13)과 접촉하는 측의 면에서의 니켈의 결정 입경의 평균치가 0.25㎛ 이상이 되도록 형성한다. 이 니켈층(6) 표면의 결정 입경의 평균치는 0.5㎛ 이상이면 바람직하고, 1㎛ 이상이면 보다 바람직하며, 결정립의 크기가 클수록 좋다. 일반적으로, 전해 니켈 도금액에는 광택제가 첨가되는데, 광택제는 결정립을 작게 함으로써 광택을 얻는 것이다. 그로 인해, 상기와 같은 결정 입경을 얻기 위하여, 전해 니켈 도금액은 광택제의 첨가가 최대한 적은 것이 바람직하며, 광택제를 함유하지 않는 것이 특히 바람직하다. 광택제의 첨가가 적은 전해 니켈 도금액을 이용하는 경우, 반광택의 니켈층(6)이 형성되기 쉽고, 광택제를 함유하지 않는 전해 니켈 도금액을 이용하는 경우, 무광택의 니켈층(6)이 형성되기 쉽다.
여기서, 후술하는 무전해 금 도금에 의해 형성되는 금층(8)에서의 금의 결정립이 작으면, 니켈층(6)으로부터의 금층(8)에의 니켈의 확산을 억제하는 효과가 낮아지는 경향이 있다. 그 경우, 예를 들면 와이어 본딩 전에 열 처리가 행해지면, 니켈이 금층(8)의 표면에 입계 확산하게 되고, 그 후, 와이어 본딩을 행하였을 때에 금 와이어와 금층(8) 표면과의 접속 신뢰성이 저하되는 경우가 있다. 이에 대하여, 금층(8)에서의 금의 결정립이 크면 클수록 니켈층(6)으로부터의 니켈의 금층(8) 내에서의 입계 확산을 억제하는 효과가 높아지는 경향이 있다. 따라서, 전해 니켈 도금에 의해 형성하는 니켈층(6)의 표면은, 니켈의 결정 입경이 클수록 바람직하고, 무광택 또는 반광택이면 바람직하다.
전해 니켈 도금에 의해 형성하는 니켈층(6)의 두께는 0.4 내지 10㎛인 것이 바람직하고, 0.6 내지 8㎛이면 보다 바람직하고, 1 내지 6㎛이면 더욱 바람직하다. 니켈층(6)의 두께를 0.4㎛ 이상으로 함으로써, 하층의 구리를 포함하는 도체 회로의 배리어 피막으로서의 효과가 충분히 얻어지고, 이에 의해 땜납 접속 신뢰성이 향상된다. 또한, 0.4㎛ 이상으로 하면, 니켈의 결정립이 충분히 성장하기 때문에, 금층 형성 공정에 있어서, 니켈의 입계 확산을 억제하기 위하여 충분한 크기의 결정립의 금층(8)이 얻어지기 쉬워진다. 단, 10㎛를 초과하여도 이들 효과가 그 이상 크게는 향상되지 않아 경제적이지 않기 때문에, 니켈층(6)의 두께는 10㎛ 이하로 하는 것이 바람직하다.
또한, 전해 니켈 도금에 있어서는, 전류 밀도도 결정 성장에 영향을 주는 경향이 있다. 구체적으로는, 전해 니켈 도금 시의 전류 밀도는 0.3 내지 4A/dm2인 것이 바람직하고, 0.5 내지 3A/dm2인 것이 보다 바람직하고, 0.8 내지 2.5A/dm2인 것이 더욱 바람직하다. 이 전류 밀도를 0.3A/dm2 이상으로 함으로써, 니켈의 결정립이 충분히 성장하고, 배리어 피막으로서의 효과가 높아지기 때문에 본 발명의 효과가 양호하게 얻어지게 된다. 상기 범위 내에서 전류 밀도가 높을수록 니켈의 결정립을 크게 할 수 있기 때문에, 전류 밀도는 높을수록 바람직하다. 단, 전류 밀도를 4A/dm2 이하로 함으로써, 거칠거칠함이 있는 도금의 발생(일반적으로 「그을림」이라고 불림)을 억제할 수 있는 경향이 있다.
이러한 니켈층 형성 공정에 계속해서, 도 2의 (h)에 도시한 바와 같이 전해 도금 레지스트인 레지스트(4)를 제거한다(레지스트 제거 공정). 이에 의해, 레지스트(4)에 덮여져 있었던 부분의 제1 구리층(32)(구리 도금층(3))이 노출된다. 레지스트(4)의 제거는 알칼리성 박리액, 황산, 또는 그 밖의 시판 중인 레지스트 박리액을 이용하여 레지스트(4)를 박리하는 것 등에 의해 행할 수 있다.
그로부터, 도 2의 (i)에 도시한 바와 같이, 레지스트(4)에 덮여져 있었던 부분의 제1 구리층(32)(동박(22) 및 구리 도금층(3))을 에칭에 의해 제거한다(에칭 공정). 이에 의해, 도체 회로로 되어야 할 부분 이외의 구리(제1 구리층(32))가 모두 제거되고, 제1 구리층(32) 및 제2 구리층(3)을 포함하는 도체 회로(50)의 표면을 니켈층(6)이 덮은 회로 패턴이 형성된다.
에칭은 레지스트(4)를 제거한 후의 기판을 에칭액에 침지함으로써 행할 수 있다. 에칭액으로서는 할로겐 이외의 산 및 과산화수소를 주성분으로 하고, 주성분에 추가하여 용매, 첨가제를 포함하는 용액을 적용할 수 있다. 이 용매로서는 비용, 취급성, 안전성의 면에서 물이 바람직하게 이용되며, 물에는 알코올 등이 첨가되어 있어도 상관없다. 또한, 첨가제로서는 과산화수소의 안정제 등을 들 수 있다. 또한, 할로겐 이외의 산으로서는 황산, 질산 등을 들 수 있으며, 바람직하게는 황산이 이용된다. 이러한 에칭액을 이용하여 에칭을 행하는 경우, 설계대로의 톱 폭, 바텀 폭 등을 갖는 회로 패턴을 얻기 위해서는, 구리 도금층(3)의 에칭 속도가 동박(22)의 에칭 속도의 80% 이하가 되도록 조정하는 것이 바람직하다.
또한, 할로겐 이외의 산으로서 황산을 이용하는 경우, 에칭액의 주성분의 농도로서 10 내지 300g/L의 황산 및 10 내지 200g/L의 과산화수소수를 이용하는 것이 바람직하다. 이러한 농도 이하에서는 에칭 속도가 느려지기 때문에, 작업성이 나빠지는 경향이 있다. 또한, 이 농도 이상에서는 에칭 속도가 지나치게 빨라져 에칭량의 컨트롤이 어려워질 우려가 있다.
제1 구리층(32)의 에칭 속도는 1 내지 15㎛/분이 되도록 컨트롤하는 것이 양호한 작업성을 얻는 관점에서 바람직하다. 또한, 결정 구조의 차이에 의한 에칭 속도의 차는, 에칭액의 온도에 의존하기 때문에, 에칭 시에는 에칭액의 온도는 20 내지 50℃로 하는 것이 바람직하고, 20 내지 40℃로 하는 것이 보다 바람직하다. 또한, 에칭 시간은 원하는 도체 패턴 폭이 형성되는 시간을 적절하게 구하여 적용하면 되지만, 작업성이나 에칭의 균일성 등을 양호하게 하는 관점에서는 10초 내지 10분의 범위로 하는 것이 바람직하다.
에칭 공정 후에는 디스미어 처리를 행하는 것이 바람직하다. 이에 의해, 제1 구리층(32) 및 제2 구리층(3)을 포함하는 도체 회로(50) 사이의 절연층의 표면에 제1 구리층(32)(구리 도금층(3))이 남아 있었다고 하여도 이것을 수지마다 제거할 수 있다. 이렇게 함으로써, 후술하는 금층 형성 공정에 있어서, 도체 회로(50)의 사이에 잔존한 제1 구리층(32) 상에 금이 석출되는 것을 막을 수 있고, 그 결과, 절연 신뢰성을 더욱 향상시키는 것이 가능하게 된다.
또한, 에칭 공정 후에는, 도 2의 (j)에 도시한 바와 같이, 후술하는 금층 형성 공정을 실시하기 전에, 니켈층(6)이 형성된 도체 회로(50)의 적어도 일부가 노출되도록 표면에 솔더 레지스트(7)를 형성하는 솔더 레지스트 형성 공정을 행하는 것이 바람직하다. 솔더 레지스트(7)는, 예를 들면 니켈층(6)이 형성된 도체 회로(50)(회로 패턴) 중의 와이어 본딩용 단자나 땜납 접속용 단자로 되어야 할 부분 이외를 덮도록 형성할 수 있다. 이러한 솔더 레지스트(7)를 금층 형성 공정 전에 형성함으로써, 원하는 위치에만 금층(8)을 형성하는 것이 가능해져, 무전해 금 도금 시에 도체 회로를 보호할 수 있는 것 외에 비용의 감소도 도모하는 것이 가능하게 된다.
솔더 레지스트(7)로서는 열경화형이나 자외선 경화형의 수지의 것을 사용할 수 있으며, 그 중에서도 레지스트 형상을 정밀도 좋게 가공할 수 있는 자외선 경화형의 것이 바람직하다. 예를 들면, 에폭시계, 폴리이미드계, 에폭시아크릴레이트계, 플루오렌계의 수지 재료를 이용할 수 있다. 솔더 레지스트의 패턴 형성은 바니시상의 재료이면 인쇄로 행하는 것도 가능하지만, 보다 정밀도를 높이는 관점에서, 감광성의 솔더 레지스트, 커버레이 필름, 필름상 레지스트를 이용하고, 이것들을 이용한 공지된 패턴 형성 방법을 적용하여 행하는 것이 보다 바람직하다.
그 후, 도 2의 (k)에 도시한 바와 같이, 니켈층(6)이 형성된 도체 회로(50)(회로 패턴) 중 솔더 레지스트(7)를 형성하지 않은 부분에 대하여 무전해 금 도금에 의해 금층(8)을 형성한다(금층 형성 공정). 이에 의해, 니켈층(6)이 형성된 도체 회로(50)의 상면 및 측면을 덮도록 금층(8)이 형성되고, 이 부분이 와이어 본딩용 단자나 땜납 접속용 단자 등의 접속 단자로서 바람직하게 기능할 수 있게 된다.
금층(8)은, 예를 들면 치환ㆍ환원 금 도금을 행하거나, 또는 치환 금 도금을 행한 후에 환원형의 금 도금을 행하는 무전해 금 도금 등에 의해 형성할 수 있다. 또한, 금층(8)을 형성하는 개소가 독립 단자로 되기 전에 전해 금 도금을 행하여 두고, 그 후, 환원형의 무전해 금 도금을 행함으로써 형성할 수도 있다. 무전해 금 도금은, 본 발명에 의한 효과가 얻어지는 한, 어느 수법을 이용하여 행하여도 되지만, 치환 금 도금을 행한 후에 환원형의 금 도금을 행하는 방법은, 하층의 금속(이 경우에는 니켈)과의 양호한 밀착성이 얻어지는 관점에서 바람직하고, 또한 치환ㆍ환원 금 도금을 행하는 방법은, 도금 시에 하층의 금속(이 경우에는 니켈)을 용출시키기 어려워 양호한 금층(8)을 형성할 수 있는 경향이 있다.
치환 금 도금 후, 환원형의 금 도금을 행하는 경우, 구체적으로는 HGS-100(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)과 같은 치환 금 도금액에 의해 0.01 내지 0.1㎛ 정도의 금 도금 마감층(치환 금 도금 피막)을 형성한 후, 그 위에 HGS-2000(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)과 같은 환원형의 무전해 금 도금액에 의해 0.1 내지 1㎛ 정도의 금 도금 마무리층(환원형의 금 도금 피막)을 형성하는 방법을 들 수 있다. 단, 무전해 금 도금의 수법은 이것에 한정되지 않으며, 통상 행해지는 금 도금에 적합한 방법이면 제한없이 적용할 수 있다.
도 3은 금층(8) 형성 후의 도체 회로(50)의 부분의 단면 구성을 확대하여 도시하는 모식도이다. 여기서는 금층(8)을 형성하기 위한 무전해 금 도금을, 상기와 같은 치환 금 도금 후, 환원형의 금 도금을 행함으로써 실시한 경우의 예를 도시한다. 도 3에 도시한 바와 같이, 이 부분에서는 내층판(1)(도시하지 않음)의 표면에 형성된 절연층(21) 상에 동박(22), 구리 도금층(3), 제2 구리층(5) 및 니켈층(6)이 이 순서대로 적층되고, 이들 적층 구조의 상면 및 측면을 덮도록 치환 금 도금 피막(11) 및 환원형의 금 도금 피막(9)을 포함하는 금층(8)이 형성되어 있다.
치환 금 도금 피막(11)은, 니켈층(6)이 형성된 도체 회로(50)의 상면 및 측면에 형성할 수 있다. 치환 금 도금에 이용하는 도금액에는 시안 화합물을 포함하는 것과 포함하지 않는 것이 있는데, 어느 도금액이라도 사용할 수 있다. 그 중에서도 시안 화합물을 포함하는 것이 바람직하다. 이 이유로서는 도체 회로(50)를 구성하고 있는 구리에서의 치환 금 도금의 균일성은, 시안을 포함하는 도금액을 이용한 쪽이 시안을 포함하지 않는 것을 이용한 경우와 비교하여 양호한 것을 들 수 있다. 이러한 시안을 포함하는 도금액으로 치환 금 도금을 행한 후에, 후술하는 바와 같은 환원형의 금 도금을 행하면, 금층(8)이 균일하게 성장하기 쉬운 경향이 있다.
환원형의 금 도금 피막(9)은, 치환 금 도금 피막(11)에 금 피막을 더 형성할 수 있다. 그로 인해, 치환 금 도금에 계속해서 환원형의 금 도금을 행함으로써, 두꺼운 금층(8)을 형성하는 것이 가능하게 된다. 환원형의 금 도금에 이용하는 도금액은, 환원제를 포함함으로써 자기 촉매적으로 금층을 형성할 수 있다. 이 도금액에도 시안 화합물을 포함하는 것과 포함하지 않는 것이 있는데, 어느 도금액이라도 사용할 수 있다.
환원형의 금 도금에 이용하는 도금액의 환원제로서는, 산화에 의해 수소 가스가 발생하지 않는 것이 바람직하다. 여기서, 수소 가스가 발생하지 않거나, 또는 발생하기 어려운 환원제로서는 아스코르브산, 요소계 화합물, 페닐계 화합물 등을 들 수 있다. 또한, 수소 가스가 발생하는 환원제로서는 포스핀산염, 히드라진이 있다. 이러한 환원제를 포함하는 금 도금액은 60 내지 80℃ 정도의 온도에서 사용 가능한 것이 바람직하다.
한편, 치환ㆍ환원 금 도금은 치환 금 도금과 환원형의 금 도금 반응을 동일한 액체로 행하는 것이며, 치환 금 도금과 마찬가지로 니켈층(6)이 형성된 도체 회로(50)의 상면 및 측면에 금층(8)을 형성할 수 있다. 이러한 도금액에는 시안 화합물을 포함하는 것과 포함하지 않는 것이 있으며, 어느 도금액이라도 사용할 수 있다. 또한, 치환ㆍ환원 금 도금을 행한 후에, 금층의 후막화를 위하여 무전해 금 도금을 더 행할 수도 있다.
이와 같이 하여 형성되는 금층(8)은 99질량% 이상의 순도의 금을 포함하는 것이 바람직하다. 금층(8)의 금의 순도가 99질량% 미만이면, 이 부분을 단자로서 적용할 때에 접속의 신뢰성이 저하하는 경우가 있다. 접속 신뢰성을 보다 높이는 관점에서는, 금층의 순도는 99.5질량% 이상인 것이 보다 바람직하다.
또한, 금층(8)의 두께는 0.005 내지 3㎛로 하는 것이 바람직하고, 0.03 내지 1㎛로 하는 것이 보다 바람직하고, 0.1㎛ 내지 0.5㎛로 하는 것이 더욱 바람직하다. 금층(8)의 두께를 0.005㎛ 이상으로 함으로써, 이 부분을 단자로 하였을 때에 와이어 본딩을 행하는 것이 용이해지는 경향이 있다. 한편, 3㎛를 초과하여도 그 이상 효과가 크게 향상되지 않기 때문에, 경제적인 관점에서도 3㎛ 이하로 하는 것이 바람직하다.
이상의 공정에 의해, 내층판(1)의 양면에 절연층(21)을 이격하고 외층 회로인 도체 회로(50)가 형성되고, 또한 이 도체 회로(50)의 필요 부분에 니켈층(6) 및 금층(8)이 형성된 구성을 갖는 반도체 칩 탑재용 기판(10)이 얻어진다. 이러한 반도체 칩 탑재용 기판(10)은, 니켈층(6) 및 금층(8)이 형성된 도체 회로(50)의 부분이 와이어 본딩용 단자나 땜납 접속용 단자로서 기능할 수 있고, 이 부분에서 칩 부품 등과의 접속을 행하는 것이 가능하다.
이러한 반도체 칩 탑재용 기판의 제조 방법에 있어서는, 상기와 같이 니켈층(6) 상에 직접 금층(8)을 형성하는 것이 아니라, 니켈층(6) 상에 소정의 금속을 포함하는 금속층(13)(도 4, 도 5 참조)을 형성하도록 할 수도 있다.
구체적으로는, 니켈층 형성 공정 후, 금층 형성 공정 전의 어느 하나의 시점에서, 니켈층(6) 상에 코발트, 팔라듐, 백금, 금을 포함하는 군으로부터 선택되는 적어도 1종의 금속을 포함하는 금속층(13)(도 4, 도 5 참조)을, 무전해 도금 또는 전해 도금에 의해 형성하는 금속층 형성 공정을 실시할 수 있다.
금속층(13)의 형성은, 니켈층 형성 공정을 행한 후, 적어도 에칭 공정이나 솔더 레지스트 형성 공정을 행하기 전에 행하는 것이 바람직하며, 니켈층 형성 공정의 바로 후에 행하는 것이 보다 바람직하다. 이렇게 하면, 얻어진 반도체 칩 탑재용 기판에 있어서 와이어 본딩을 행한 경우에, 금층(8)의 박리 등을 억제하기 쉬워지고, 높은 와이어 본딩성이 얻어지게 된다. 또한, 금속층(13)으로서는 팔라듐을 포함하는 금속층이 보다 바람직하다.
금속층(13)을 형성하지 않는 경우에는, 금층(8)과 니켈층(6)의 사이의 접착성이 충분히 얻어지지 않고, 와이어 본딩을 행하였을 때에 금층(8)과 니켈층(6)의 사이에서 박리가 생기는 경우가 있다. 이것은 에칭 공정에서의 에칭이나 솔더 레지스트 형성 공정에서의 열 처리 등의 조건에 따라서는 니켈층(6)의 표면이 산화되어 버리고, 그 결과, 금층(8)과의 접착성이 저하하기 때문이라고 생각된다. 이에 대하여, 니켈층(6) 상에 금속층(13)을 형성함으로써, 금층(8)의 박리가 생기기 어려워져 충분한 와이어 본딩성이 얻어지게 된다. 이것은 금속층(13)을 구성하는 코발트, 팔라듐, 백금이나 금은 표면이 산화되기 어려워, 에칭이나 열 처리의 영향을 받기 어렵기 때문이라고 생각된다.
니켈층(6)의 형성 후, 에칭이나 열 처리를 행하지 않는 경우나, 또한 에칭이나 열 처리를 행하는 경우라도 그 조건에 따라서는 금층(8)과 니켈층(6)의 접착성이 충분히 얻어지는 경우가 있기 때문에, 그 경우에는 반드시 금속층 형성 공정은 행하지 않을 수도 있다. 단, 높은 와이어 본딩성을 확실하게 얻는 관점에서, 에칭 공정이나 솔더 레지스트 형성 공정을 행하는 경우에는, 이들 공정보다도 전에 금속층(13)을 니켈층(6) 상에 형성하는 것이 보다 바람직하다. 또한, 이유는 명확하지 않지만, 팔라듐은 니켈, 구리나 금보다도 솔더 레지스트와의 접착성이 높은 경향이 있다. 그로 인해, 금속층(13)으로서 팔라듐층을 형성함으로써, 솔더 레지스트(7)의 접착성이 높아지고, 도체 회로(50)가 더욱 양호하게 보호되게 된다.
또한, 코발트, 팔라듐, 백금, 금을 포함하는 군으로부터 선택되는 적어도 1종의 금속을 포함하는 금속층(13)에는, 코발트, 팔라듐, 백금, 금 외에 불순물을 함유하는 경우도 포함된다. 예를 들면, 무전해 팔라듐 도금에 의해 팔라듐의 금속층을 형성한 경우에, 환원제 유래의 인을 함유하고 팔라듐-인 합금으로 되는 경우 등이 있다.
예를 들면, 니켈층 형성 공정 후, 레지스트 제거 공정 전에 이러한 금속층 형성 공정을 행한 경우에는, 레지스트(4)에 의해 도체 회로로 되어야 할 부분에만 금속층(13)이 형성된다. 따라서, 도체 회로(50) 상의 니켈층(6)의 상면에 금속층(13)이 형성된다.
도 4는 니켈층 형성 공정 후, 레지스트 제거 공정 전에 금속층 형성 공정을 행한 경우에 있어서의 금층(8) 형성 후의 도체 회로(50)의 부분의 단면 구성을 확대하여 도시하는 모식도이다. 도 4에 도시한 바와 같이, 이 부분에서는 내층판(1)(도시하지 않음)의 표면에 형성된 절연층(21) 상에 동박(22), 구리 도금층(3), 제2 구리층(5), 니켈층(6) 및 금속층(13)이 이 순서대로 적층되고, 이들 적층 구조의 상면 및 측면을 덮도록 치환 금 도금 피막(11) 및 환원형의 금 도금 피막(9)을 포함하는 금층(8)이 형성되어 있다.
또한, 레지스트 제거 공정 후, 금층 형성 공정 전에 이러한 금속층 형성 공정을 행한 경우에는, 레지스트(4)의 제거 후이기 때문에, 금속층(13)은 니켈층(6)이 형성된 도체 회로(50)의 상면 및 측면의 양쪽에 형성된다.
도 5는 레지스트 제거 공정 후, 금층 형성 공정 전에 금속층 형성 공정을 행한 경우에 있어서의 금층(8) 형성 후의 도체 회로(50)의 부분의 단면 구성을 확대하여 도시하는 모식도이다. 도 5에 도시한 바와 같이, 이 부분에서는 내층판(1)(도시하지 않음)의 표면에 형성된 절연층(21) 상에 동박(22), 구리 도금층(3), 제2 구리층(5) 및 니켈층(6)이 적층되고, 이들 적층 구조의 상면 및 측면을 덮도록 금속층(13)이 형성된 후, 또한 이 금속층(13)을 덮도록 치환 금 도금 피막(11) 및 환원형의 금 도금 피막(9)을 포함하는 금층(8)이 형성되어 있다.
금속층(13)은 코발트, 팔라듐, 백금, 금을 포함하는 군으로부터 선택되는 적어도 1종의 금속을 포함한다. 금속층(13)으로서 코발트, 팔라듐, 백금을 포함하는 층을 형성하면, 니켈층(6)과 금층(8)의 사이에 이들 금속층(13)이 형성되어, 니켈층(6) 중의 니켈이 피막(8)으로 확산되는 것을 방지할 수 있다. 그로 인해, 양호한 와이어 본딩성이 얻어지기 쉬워지는 경향이 있다. 그 중에서도 팔라듐이 특히 바람직하다. 금속층(13)으로서 팔라듐을 이용하는 경우, 도금액의 안정성이 높기 때문에, 니켈의 확산을 억제하는 효과가 양호하고, 와이어 본딩성을 더욱 높일 수 있다. 또한, 금층(8) 상에서 땜납 접속을 행한 경우, 팔라듐이 미량 포함됨으로써 땜납 접속 신뢰성이 향상되는 경우도 있다.
또한, 도 4에 도시한 예와 같이, 니켈층(6)의 상면에만 금속층(13)이 형성되어 있는 경우, 도체 회로(50)의 측면 부분에는 니켈층(6)이 존재하지 않기 때문에, 금층(8)이 이 부분에서 도체 회로(50)를 구성하고 있는 구리와 접촉하게 된다. 이 상태에서 와이어 본딩 등에 있어서 열 처리가 실시되면, 구리가 금층(8)으로 확산하여 금층(8)의 표면에까지 이동하는 경우가 있고, 이것이 발생하면 금층(8)에서의 와이어 본딩성이 저하하는 경우가 있다. 이에 대하여, 도 5에 도시한 예와 같이 니켈층(6)이 형성된 도체 회로(50)의 상면 및 측면의 양쪽을 덮도록 금속층(13)을 형성함으로써, 상기와 같은 구리의 확산이 효과적으로 억제되고, 와이어 본딩성의 저하를 더욱 양호하게 감소시키는 것이 가능하게 된다.
또한, 금속층(13)으로서 금을 이용하는 경우에는, 레지스트 제거 공정 전에 금을 포함하는 금속층(13)(금 피막)을 형성함으로써, 도 4에 도시한 예와 같이 니켈층(6)의 상면에만 금속층(13)이 형성되고, 금층 형성 공정에 있어서 도체 회로의 최외측 표면에 또한 금층(8)을 형성할 때에, 무전해 금 도금에 의해 형성하는 금층(8)의 두께를 줄이는 것이 가능하게 된다. 이 경우, 예를 들면 환원형의 금 도금액의 환원제로서 수소 가스가 발생하는 환원제를 사용하여도, 브릿지의 발생을 억제하여 양호하게 무전해 금 도금을 행하는 것이 가능하게 된다. 이와 같이 금을 포함하는 금속층(13)(금 피막)은, 전해 도금에 의한 방법에 의해 형성하는 것이 바람직하다. 전해 니켈 도금에 의해 니켈층(6)을 형성한 후, 전해 금 도금에 의해 금을 포함하는 금속층(13)을 형성하고, 그 후에 무전해 금 도금에 의해 금층(8)을 형성하는 경우에는, 니켈층(6)의 형성 후에 치환 금 도금을 행하고, 또한 무전해 금 도금을 행하여 직접 금층(8)을 형성하는 경우보다도 금층(8)의 결정립을 크게 하기 쉬운 경향이 있다. 그로 인해, 와이어 본딩성을 향상시키기 쉬운 경우가 있다. 또한, 도체 회로의 측면의 구리가 노출되어 있으면, 절연 신뢰성이 저하하는 경향이 있기 때문에, 도체 회로는 최종적으로는 그 표면 전체(상면 및 측면)가 금층으로 덮여져 있을 필요가 있다.
팔라듐을 포함하는 금속층(13)(팔라듐층)을 형성하는 경우, 팔라듐층은 무전해 팔라듐 도금에 의해 형성하는 것이 바람직하다. 무전해 팔라듐 도금으로서, 치환 팔라듐 도금이나 환원제를 이용하는 환원형 팔라듐 도금을 적용할 수 있다. 무전해 팔라듐 도금에 의한 팔라듐층의 형성 방법으로서는, 특히, 치환 팔라듐 도금을 행한 후, 환원형 팔라듐 도금을 행하는 방법이 바람직하다. 이것은 전해 니켈 도금에 의해 형성한 니켈층(6) 상에서는, 그대로로는 무전해 팔라듐 도금 반응이 일어나기 어려운 경향이 있기 때문이다. 미리 치환 팔라듐 도금으로 팔라듐을 치환 석출시켜 두고, 그 후에 환원형 팔라듐 도금에 의해 팔라듐층을 석출시킴으로써, 양호하게 팔라듐층을 형성할 수 있다.
팔라듐층의 두께는 0.03 내지 0.5㎛이면 바람직하고, 0.01 내지 0.3㎛이면 보다 바람직하고, 0.03 내지 0.2㎛이면 더욱 바람직하다. 팔라듐층의 두께가 0.5㎛를 초과하면, 팔라듐층의 형성에 의한 효과가 그 이상은 향상되지 않아 비경제적인 경향이 있다. 한편, 0.03㎛보다도 얇으면, 팔라듐층이 석출되지 않은 부분이 포함되기 쉽고, 팔라듐층을 형성하는 것에 의한 접속 신뢰성의 향상 효과가 충분히 얻어지지 않게 될 우려가 있다.
무전해 팔라듐 도금에 이용하는 도금액의 팔라듐의 공급원으로서는 특별히 한정되지 않지만, 염화팔라듐, 염화팔라듐나트륨, 염화팔라듐암모늄, 황산팔라듐, 질산팔라듐, 아세트산팔라듐, 산화팔라듐 등의 팔라듐 화합물 등을 들 수 있다. 구체적으로는 산성 염화팔라듐 「PdCl2/HCl」, 황산테트라암민팔라듐 「Pd(NH3)4NO2」, 질산팔라듐나트륨염 「Pd(NO3)2/H2SO4」, 디니트로디암민팔라듐 「Pd(NH3)2(NO2)2」, 디시아노디암민팔라듐 「Pd(CN)2(NH3)2」, 디클로로테트라암민팔라듐 「Pd(NH3)4Cl2」, 술파민산팔라듐 「Pd(NH2SO3)2」, 황산디암민팔라듐 「Pd(NH3)2SO4」, 옥살산 테트라암민팔라듐 「Pd(NH3)4C2O4」, 황산팔라듐 「PdSO4」 등을 적용할 수 있다. 또한, 도금액에 첨가하는 완충제 등에 대해서도 특별히 한정되지 않는다.
무전해 팔라듐 도금에 의해 형성되는 팔라듐층은, 팔라듐의 순도가 90질량% 이상이면 바람직하고, 99질량% 이상이면 보다 바람직하고, 100질량%에 가까우면 특히 바람직하다. 팔라듐의 순도가 90질량% 미만이면, 그 형성 시에 니켈층(6) 상에의 석출이 발생하기 어려워지고, 와이어 본딩성이나 땜납 접속 신뢰성이 저하하는 경우가 있다.
무전해 팔라듐 도금에 이용하는 환원제에 포름산 화합물을 사용하면, 얻어지는 팔라듐층의 순도가 99질량% 이상으로 되기 쉬워져 균일한 석출은 가능하게 된다. 또한, 환원제에 차아인산이나 아인산 등의 인 함유 화합물이나, 붕소 함유 화합물을 사용하는 경우에는, 얻어지는 팔라듐층이 팔라듐-인 합금이나 팔라듐-붕소 합금으로 되기 때문에, 그 경우에는 팔라듐의 순도가 90질량% 이상으로 되도록 환원제의 농도, pH, 욕 온도 등을 조절하는 것이 바람직하다.
또한, 팔라듐층은 반드시 무전해 팔라듐 도금에 의해 형성하지 않을 수도 있고, 전해 팔라듐 도금에 의해 형성할 수도 있다. 그 경우, 전해 팔라듐에 이용하는 전해 팔라듐 도금액의 팔라듐의 공급원으로서는 특별히 한정되지 않으며, 염화팔라듐, 염화팔라듐나트륨, 염화팔라듐암모늄, 황산팔라듐, 질산팔라듐, 아세트산팔라듐, 산화팔라듐 등의 팔라듐 화합물을 적용할 수 있다. 구체적으로는 산성 염화팔라듐(PdCl2/HCl), 황산테트라암민팔라듐(Pd(NH3)4NO2), 질산팔라듐나트륨염(Pd(NO3)2/H2SO4), 디니트로디암민팔라듐(Pd(NH3)2(NO2)2), 디시아노디암민팔라듐(Pd(CN)2(NH3)2), 디클로로테트라암민팔라듐(Pd(NH3)4Cl2), 술파민산팔라듐(Pd(NH2SO3)2), 황산디암민팔라듐(Pd(NH3)2SO4), 옥살산테트라암민팔라듐(Pd(NH3)4C2O4), 황산팔라듐(PdSO4) 등을 예시할 수 있다. 또한, 전해 팔라듐 도금액에 함유시키는 완충제 등에 대해서도 특별히 한정되지 않으며, 공지된 전해 팔라듐 도금액에 포함되는 것을 적용하는 것이 가능하다.
[제2 실시 형태]
다음에, 반도체 칩 탑재용 기판의 제조 방법의 바람직한 제2 실시 형태에 대하여 설명한다. 도 6 및 도 7은 제2 실시 형태에 관한 반도체 칩 탑재용 기판의 제조 방법을 모식적으로 도시하는 공정도이다. 본 실시 형태는, 내층판에 대하여 빌드업 필름을 적층한 후에 구리 도금층을 형성하는 공정을 포함하는, 세미 애디티브법에 의한 반도체 칩 탑재용 기판의 제조 방법의 예이다.
본 실시 형태에 있어서는, 우선, 도 6의 (a)에 도시한 바와 같이 내층판(1)을 준비한다. 이 내층판(1)은 상술한 제1 실시 형태와 마찬가지로 하여 준비할 수 있다. 다음에, 도 6의 (b)에 도시한 바와 같이, 내층판(1)의 양 표면 상에 빌드업 필름을 라미네이트 또는 프레스함으로써 적층하여 절연층(15)을 형성한다. 이 빌드업 필름은 도전성을 갖지 않는 필름이고, 절연성을 갖는 수지 재료 등으로 구성된다. 이러한 수지 재료로서는, 상술한 수지 부착 도체박(2)에서의 수지를 주성분으로 하는 절연층(21)과 마찬가지의 구성 재료를 적용할 수 있고, 실리카 충전재 등의 무기 충전제 등이 배합될 수도 있다. 또한, 적층 전의 빌드업 필름은 B 스테이지 상태이다.
다음에, 도 6의 (c)에 도시한 바와 같이, 내층판(1)에 적층된 절연층(15)의 소정의 부위에, 절연층(15)을 관통하여 내층판(1)에 도달하는 관통 구멍(비어 구멍)을 형성함으로써 인터스티셜 비어 홀(IVH)(30)을 형성하고, 내층 회로(102)의 일부를 노출시킨다. 이 관통 구멍의 형성도, 제1 실시 형태에서의 수지 부착 동박(2)에 대한 관통 구멍의 형성과 마찬가지로 하여 행할 수 있다.
이어서, 도 6의 (d)에 도시한 바와 같이, 절연층(15)이 적층된 내층판(1)의 전체 표면을 덮도록, 무전해 구리 도금에 의해 구리 도금층(3)을 형성한다. 이에 의해, 내층판(1)과, 내층판(1)의 내층 회로(102)와 일부에서 접속하도록 절연층(15)을 이격하여 설치된 구리 도금층(3)만을 포함하는 제1 구리층(32)을 구비하는 적층체(120)가 얻어진다. 이 적층체(120)에서는 구리 도금층(3)이 IVH(30)의 내부에까지 연속적으로 형성되기 때문에, 절연층(15)의 표면 상에 형성된 구리 도금층(3)(제1 구리층(32))과 내층 회로(102)의 전기적인 접속이 가능하게 된다.
이러한 적층체(120)를 형성한 후에는, 모두 제1 실시 형태와 마찬가지로 하여 레지스트 형성 공정, 도체 회로 형성 공정, 니켈층 형성 공정, 레지스트 제거 공정, 에칭 공정, 솔더 레지스트 형성 공정 및 금층 형성 공정을 순차적으로 실시한다.
즉, 도 6의 (e)에 도시한 바와 같이, 적층체(120)에서의 제1 구리층(32)(구리 도금층(3)) 상의 도체 회로로 되어야 할 부분(IVH(30)를 포함함)을 제외한 부분에 전해 도금 레지스트인 레지스트(4)를 형성한다(레지스트 형성 공정). 이어서, 도 6의 (f)에 도시한 바와 같이, 제1 구리층(32)의 표면 상에 전해 구리 도금에 의해 제2 구리층(5)을 형성하고, 제1 구리층(32)과 제2 구리층(5)이 적층된 도체 회로(50)를 얻는다(도체 회로 형성 공정).
그로부터, 도 7의 (g)에 도시한 바와 같이, 제2 구리층(5)의 표면 상에, 전해 니켈 도금에 의해 니켈층(6)을 더 형성(니켈층 형성 공정)한 후, 도 7의 (h)에 도시한 바와 같이, 전해 도금 레지스트인 레지스트(4)를 제거한다(레지스트 제거 공정). 그 후, 도 7의 (i)에 도시한 바와 같이, 레지스트(4)에 덮여져 있었던 부분의 제1 구리층(32)(구리 도금층(3))을 에칭에 의해 제거(에칭 공정)한 후, 도 7의 (j)에 도시한 바와 같이, 니켈층(6)이 형성된 도체 회로(50)의 적어도 일부가 노출되도록, 표면에 솔더 레지스트(7)를 형성하는 솔더 레지스트 형성 공정을 행한다.
그리고, 도 7의 (k)에 도시한 바와 같이, 니켈층(6)이 형성된 도체 회로(50)(회로 패턴) 중 솔더 레지스트(7)를 형성하지 않은 부분에 대하여, 무전해 금 도금에 의해 금층(8)을 형성한다(금층 형성 공정). 이에 의해, 니켈층(6)이 형성된 도체 회로(50)의 상면 및 측면을 덮도록 금층(8)이 형성된다.
도 8은 금층(8) 형성 후의 니켈층(6)이 형성된 도체 회로(50)의 부분의 단면 구성을 확대하여 도시하는 모식도이다. 도 8에 도시한 바와 같이, 이 부분에서는 내층판(1)(도시하지 않음)의 표면에 형성된 절연층(15) 상에, 구리 도금층(3), 제2 구리층(5) 및 니켈층(6)이 이 순서대로 적층되고, 이들 적층 구조의 상면 및 측면을 덮도록 치환 금 도금 피막(11) 및 환원형의 금 도금 피막(9)을 포함하는 금층(8)이 형성되어 있다.
이상의 공정에 의해, 내층판(1)의 양면에 절연층(15)을 이격하여 외층 회로인 도체 회로(50)가 형성되고, 또한 이 도체 회로(50)의 필요 부분에 니켈층(6) 및 금층(8)이 형성된 구성을 갖는 반도체 칩 탑재용 기판(10)이 얻어진다. 이러한 반도체 칩 탑재용 기판(10)은, 니켈층(6) 및 금층(8)이 형성된 도체 회로(50)의 부분이 와이어 본딩용 단자나 땜납 접속용 단자로서 기능할 수 있고, 이 부분에서 칩 부품 등과의 접속을 행하는 것이 가능하다.
이상, 본 발명의 바람직한 실시 형태에 대하여 설명하였지만, 상술한 바와 같은 본 발명의 제조 방법에 따르면, 미세 배선을 형성하는 경우라도 브릿지의 발생을 감소시킬 수 있고, 나아가 우수한 와이어 본딩성 및 땜납 접속 신뢰성을 얻는 것이 가능한 반도체 칩 탑재용 기판이 얻어지게 된다. 본 발명자에 의해 이들 효과가 얻어지는 요인은 반드시 명확하지는 않지만, 이하와 같은 것이라고 추측된다.
(브릿지)
우선, 종래, 무전해 니켈 도금에 의해 브릿지가 발생하기 쉬웠던 요인으로서는, (1) 배선 사이의 에칭 잔사, (2) 무전해 구리 도금에 의해 구리 배선을 형성하였을 때에, 배선 사이에 남은 무전해 구리 도금용의 Pd 촉매 잔사, (3) 무전해 니켈 도금을 행하기 전의 치환 Pd 도금 처리에 의한 Pd 촉매 잔사, (4) 무전해 도금에서의 환원제로서 일반적으로 사용되고 있는 차아인산의 산화에 의해 발생하는 수소 가스 등이 복합적으로 작용하고 있다고 생각된다.
즉, 미세 배선화가 진행되고, 배선과 배선의 사이의 수소 가스 농도가 높아지면, 배선과 배선의 사이의 무전해 니켈 도금 반응의 활성이 높아지기 때문에, 상술한 바와 같은 (1) 내지 (3)의 잔사에 무전해 니켈 도금이 석출되기 쉬워지고, 이것이 브릿지의 요인으로 된다. 또한, (1) 내지 (3)과 같은 잔사가 없는 경우라도, 무전해 니켈 도금 시에 배선과 배선의 사이의 수소 가스 농도가 높아짐으로써, 이 부분에서 니켈의 환원이 생겨, 직접 무전해 니켈 도금에 의한 합금층이 석출되어 버려, 이것이 브릿지로 되는 경우가 있다.
또한, 무전해 니켈 도금에 의해 배선의 측면에 형성되는 니켈 피막은, 수소 가스 농도의 상승에 의해 배선의 측면의 도금의 활성이 높아짐으로써, 배선의 상면의 무전해 니켈 도금 피막보다도 두꺼운 형상으로 되기 쉽다. 특히, 배선 사이의 거리가 좁을수록 이 경향은 강해지기 때문에, 이것도 브릿지가 발생하기 쉬워지는 요인으로 된다.
여기서, 종래의 브릿지를 억제하기 위한 전처리액이나 전처리 방법, 또는 무전해 도금용 촉매에서는, 무전해 니켈 도금 처리 후의 브릿지의 발생을 억제할 수 없는 요인을, 본 발명자들은 다음과 같이 생각하고 있다.
즉, 종래의 전처리액, 전처리 방법이나 무전해 도금용 촉매액은, 상술한 (1)의 에칭 잔사나 (2)의 Pd 촉매 잔사 등을 불활성화하는 것, 또는 (3)의 Pd 촉매 잔사의 양을 감소시키는 것이라고 생각된다. 그러나, 브릿지가 발생하는 원인으로서는, 상기와 같은 (4)의 수소 가스도 생각할 수 있지만, 상기 종래의 전처리액, 전처리 방법이나 무전해 도금용 촉매액에서는, 이러한 수소 가스가 배선 사이의 수지 표면에 흡착하고, 이것이 무전해 니켈 도금에 의한 다이렉트의 합금층을 석출시키는 것을 억제하는 효과가 얻어지지 않기 때문에, 브릿지의 발생을 충분히 억제할 수 없다고 생각한다.
또한, 통상은 구리 회로에 무전해 금 도금을 행하여도 브릿지의 발생은 거의 일어나지 않는다. 무전해 니켈 도금에서는 환원제로서 일반적으로 차아인산이 사용되는데, 그 산화에 따라 수소 가스가 발생하기 때문에, 이에 의해 배선 근방에서의 도금액의 활성이 높아지고, 그 결과, 에칭 잔사나 무전해 구리 도금용의 Pd 촉매 잔사, 또는 직접적인 니켈의 석출이 생기기 쉬워진다.
이에 대하여, 무전해 금 도금에는 환원제로서 차아인산 등의 산화에 의해 수소 가스가 발생하는 것이 사용되는 케이스가 적고, 아스코르브산, 요소계 화합물, 페닐계 화합물 등이 많이 사용되기 때문에, 무전해 금 도금 중에 수소 가스의 발생이 거의 일어나지 않고, 따라서 브릿지가 발생하지 않는다고 생각된다.
또한, 무전해 니켈 도금액은 80 내지 95℃의 고온에서 사용되기 때문에, 석출 속도가 빠르고, 예를 들면 0.2 내지 0.3㎛/분의 석출 속도로 되는 데에 대하여, 무전해 금 도금액은 60 내지 80℃ 정도의 온도에서 사용되기 때문에, 0.005 내지 0.03㎛/분의 석출 속도로 되어, 수소 가스가 발생하였다고 하여도 활성이 낮은 것으로 된다. 이러한 석출 속도의 차이에 의한 활성의 차이도, 브릿지의 발생의 유무를 좌우하는 요인이 된다고 생각된다.
이에 대하여, 본 발명에서는 구리를 포함하는 도체 회로에 대하여, 레지스트가 존재한 상태에서 전해 니켈 도금을 행하여 레지스트를 제거한 후, 무전해 금 도금을 행하고 있다. 즉, 도체 회로에 대해서는 전해 니켈 도금을 행하고 있기 때문에, 상술한 (1) 내지 (4)와 같은 사항은 모두 브릿지를 발생시키는 요인이 되기 어려워진다. 또한, 도체 회로 이외의 부분에는 레지스트가 존재한 상태이기 때문에, 이에 의해서도 브릿지의 발생이 대폭 억제된다.
(땜납 접속 신뢰성)
종래와 같이 구리 회로 상에 무전해 니켈/무전해 금 도금을 실시하는 경우, 상술한 비특허문헌 2에 기재된 바와 같이 무전해 니켈 도금층이 치환 금 도금 반응에 의해 용해하여 취약층이 형성되는 경우가 있다. 이 취약층은 일반적으로 적용되는 무전해 니켈은 무전해 니켈-인 합금 도금이며, 그 후의 치환 금 도금 반응에서도 니켈만이 용출되기 쉽기 때문에, 인이 농축되어 용해되어 남는 것에 의해 형성된다고 생각된다. 그리고, 이러한 취약층의 형성에 의해 땜납 접속 신뢰성이 저하한다.
이에 대하여, 본 발명과 같이 도체 회로에 대하여 전해 니켈 도금/무전해 금 도금을 행하는 경우, 전해 니켈에서는 순 니켈을 석출할 수 있기 때문에, 그 후의 치환 금 도금 반응에서도 니켈이 용출될 뿐이고, 무전해 니켈-인 합금 도금의 경우와 같은 취약층은 생기지 않는다. 따라서, 본 발명에서의 전해 니켈/무전해 금 도금에 따르면, 매우 높은 땜납 접속 신뢰성이 얻어진다고 생각된다.
(와이어 본딩성)
종래의 무전해 니켈/무전해 금 도금의 경우, 상술한 비특허문헌 2에 기재된 바와 같이, 열 처리에 따라 와이어 본딩성이 현저하게 저하하는 것이 개시되어 있다. 이와 같이 와이어 본딩성이 저하하는 이유로서는, 금 도금 피막의 입계를 무전해 니켈 피막으로부터의 니켈이 확산하고, 이에 의해 금 도금 피막의 표면에 니켈이 이행하고, 이 표면에서 니켈 산화물을 형성하는 것을 생각할 수 있다. 그리고, 이와 같이 생긴 니켈 산화물이 금 와이어와 금 도금 피막의 접착을 방해하고, 와이어 본딩성의 저하를 초래하고 있다고 생각된다.
이에 대하여, 본 발명에 있어서는 도체 회로 상에 전해 니켈/무전해 금 도금을 실시하기 위하여, 전해 니켈에 있어서, 도체 회로와 반대측의 표면에서의 니켈의 결정 입경의 평균치가 0.25㎛ 이상인 니켈층을 형성할 수 있고, 이에 의해 종래의 무전해 니켈/무전해 금 도금을 행하는 경우와 비교하여 우수한 와이어 본딩성을 얻을 수 있다. 그 이유로서는 전해 니켈 피막 중의 니켈의 입경과, 무전해 니켈 피막의 입경이 다른 것을 생각할 수 있다.
즉, 일반적으로 적용되는 무전해 니켈은, 상술한 바와 같이 무전해 니켈-인 합금 도금이며, 비정질인 피막이 형성되는 데 대하여, 전해 니켈에 의해 형성되는 피막은 결정질이고, 그로 인해 전해 니켈 피막의 쪽이 무전해 니켈 피막에 비하여 니켈의 결정립이 크다. 또한, 일반적으로 전해 니켈 도금액에는 광택제가 첨가되지만, 본 발명에서는 전해 니켈 도금액에 있어서 광택제가 적거나, 광택제를 첨가하지 않기 때문에, 이에 의해서도 니켈의 결정립을 크게 성장시킬 수 있다.
여기서, 전해 니켈 도금액의 광택제는 일차 광택제와 이차 광택제의 2종이 있으며, 일차 광택제는 피막의 결정을 미세화함으로써 광택을 부여하는 기능이 있고, 이차 광택제는 일차 광택제로는 얻어지지 않는 작은 흠집을 매립하는 기능, 즉 레벨링 효과를 부여하는 기능을 한다. 일차 광택제로서는 방향족 술폰산류(벤젠술폰산 등), 방향족 술폰아미드류(p-톨루엔술폰산 아미드 등), 방향족 술폰이미드류(사카린 등)가 알려져 있고, 이차 광택제로서는 알데히드류(포름알데히드 등), 알릴, 비닐 화합물(알릴술폰산 등), 아세틸렌 화합물(2-부틸1,4-티올 등), 니트릴류(에틸시안히드린 등)가 알려져 있다. 그리고, 전해 니켈 도금액에는, 특히 일차 광택제만을 첨가하는 경우가 많다.
그리고, 전해 니켈 도금 피막 상에 무전해 금 도금 피막을 석출하는 경우, 무전해 금 도금 피막은 에피택셜 성장하기 때문에, 니켈의 결정립이 클수록 금의 결정립이 커지고, 전해 니켈 도금 후, 전해 금 도금을 행하는 경우와 거의 동일 레벨의 금의 결정립을 가질 수 있다. 따라서, 이와 같이 하여 형성한 와이어 본딩 단자 등에 열 처리를 행하여도 금층이 니켈의 확산을 억제하는 효과가 높기 때문에, 우수한 와이어 본딩성을 발휘할 수 있다고 생각된다.
또한, 동일한 입경의 전해 니켈 도금에, 무전해 금 도금 또는 전해 금 도금을 행하는 경우에는, 무전해 금 도금을 행한 쪽이 금의 입경이 약간 작아지는 경향이 있다. 그런데, 본 발명에 있어서는 전해 니켈 도금액에의 첨가제를 최대한 억제하거나, 첨가제를 첨가하지 않는 전해 니켈 도금액을 이용하기 때문에, 전해 니켈 피막 중의 니켈의 입경을 크게 할 수 있다. 따라서, 본 발명에서는 전해 니켈 도금에 의한 니켈층(6)의 형성 후, 무전해 금 도금으로 금층(8)을 형성함으로써, 미세 배선화를 달성할 수 있는 한편, 금층(8) 중의 금의 입경을 크게 유지할 수 있기 때문에 높은 와이어 본딩성이 얻어지게 된다.
이상, 본 발명에 관한 반도체 칩 탑재용 기판 및 그의 제조 방법의 바람직한 실시 형태에 대하여 설명하였지만, 본 발명은 반드시 상술한 실시 형태에 한정되는 것이 아니며, 그 취지를 일탈하지 않는 범위에서 적절하게 변경을 행할 수도 있다.
예를 들면, 상기의 실시 형태에서는 제2 구리층(3)(도체 회로)의 모든 영역 상에 전해 니켈 도금에 의해 니켈층(6)을 형성하였지만, 니켈층(6)은 제2 구리층(3) 상의 소정의 위치에 부분적으로 형성하도록 할 수도 있다. 구체적으로는, 제2 구리층(3)을 형성한 후에, 해당 구리층(3) 상의 니켈층(6)을 형성하는 부분을 제외하고 레지스트(상부 레지스트)를 형성하고, 니켈층 형성 공정에 있어서, 이 상부 레지스트가 형성되어 있지 않은 제2 구리층(3) 상에만 니켈층(6)을 형성할 수 있다. 이 경우, 도체 회로(제2 구리층(3)) 상의 땜납 접속용 단자나 와이어 본딩용 단자로 하지 않는 영역은, 니켈층(6)에 의해 덮여지는 일이 없고, 상부에 형성되는 솔더 레지스트(7)와 직접 접하게 된다. 그리고, 솔더 레지스트(7)는 니켈보다도 구리에 대한 밀착성이 높은 경우가 많기 때문에, 상기 구성으로 함으로써 솔더 레지스트(7)의 밀착성을 높여, 신뢰성을 더 향상시키는 것이 가능하게 된다.
또한, 상술한 실시 형태에서는 내층판의 양 표면 상에 외층 도체 회로를 형성시키는 예를 설명하였지만, 반드시 이것에 한정되지 않고, 예를 들면 내층판의 한쪽의 표면측만 외층 도체 회로를 형성하도록 할 수도 있다. 또한, 상기에서 얻어진 반도체 칩 탑재용 기판을 또한 내층판으로서 이용하고, 마찬가지의 공정을 반복함으로써, 복수층의 외장 도체 회로를 구비하는 다층판으로 할 수도 있다.
<실시예>
[실시예 1]
(반도체 칩 탑재용 기판의 제조)
(1a) 내층판의 준비
우선, 도 1의 (a)에 도시한 바와 같이, 절연 기재에 두께 18㎛의 동박을 양면에 접합시킨, 두께 0.2mm의 유리천 기재 에폭시 구리를 바른 적층판인 MCL-E-679(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)를 준비하고, 그 불필요한 개소의 동박을 에칭에 의해 제거하고, 관통 구멍을 형성하여 표면에 내층 회로가 형성된 내층판(내층판(1))을 얻었다.
(1b) 수지 부착 동박의 적층
도 1의 (b)에 도시한 바와 같이, 내층판의 양면에, 3㎛ 두께의 동박(22)에 접착제(절연층(21))를 도포한 MCF-7000LX(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)를 170℃, 30kgf/cm2의 조건에서 60분간 가열 가압하여 라미네이트하였다.
(1c) IVH의 형성
도 1의 (c)에 도시한 바와 같이, 탄산 가스 임팩트 레이저 천공기 L-500(스미또모 쥬기끼 고교 가부시끼가이샤 제조, 상품명)에 의해 동박(22) 상으로부터 직경 80㎛의 비관통 구멍인 IVH(30)를 뚫었다. 또한, IVH(30) 형성 후의 기판을 과망간산칼륨 65g/L와 수산화나트륨 40g/L의 혼합 수용액에 액체 온도 70℃에서 20분간 침지하고, 구멍 내의 스미어의 제거를 행하였다.
(1d) 무전해 구리 도금
도 1의 (d)에 도시한 바와 같이, (1c)의 공정 후의 기판을, 팔라듐 용액인 HS-202B(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 25℃에서 15분간 침지하여 동박(22) 표면에 촉매를 부여하였다. 그 후, CUST-201(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)을 사용하여 액체 온도 25℃, 30분의 조건에서 무전해 구리 도금을 행하였다. 이에 의해 동박(21) 상 및 IVH(30) 내의 표면에 두께 0.3㎛의 무전해 구리 도금층(구리 도금층(3))을 형성하였다.
(1e) 전해 도금 레지스트의 형성
도 1의 (e)에 도시한 바와 같이, 드라이 필름 포토레지스트인 RY-3025(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)를 무전해 구리 도금층의 표면에 라미네이트하고, 전해 구리 도금을 행해야 할 개소를 마스크하는 포토마스크를 통하여 포토레지스트에 자외선을 노광한 후, 현상하여 전해 도금 레지스트(레지스트(4))를 형성하였다.
(1f) 전해 구리 도금
도 1의 (f)에 도시한 바와 같이, 황산구리욕을 이용하여, 액체 온도 25℃, 전류 밀도 1.0A/dm2의 조건에서, 구리 도금층(3) 상에 전해 구리 도금을 20㎛ 정도의 두께가 얻어지도록 행하여, 회로 도체 폭/회로 도체 간격(L/S)=35/35㎛의 패턴 형상을 갖는 제2 구리층(5)을 형성하였다. 또한, 이러한 패턴 형상을 형성한 면과 반대측의 면에는, 땜납 볼 접속용의 랜드 직경 600㎛의 패드가 형성되도록 전해 구리 도금 피막(제2 구리층(5))을 형성하였다.
(1g) 전해 니켈 도금
도 2의 (g)에 도시한 바와 같이, 광택제를 함유하지 않는 하기의 조성의 전해 니켈 도금액을 이용하여, 액체 온도 55℃, 전류 밀도 1.5A/dm2의 조건에서, 전해 구리 도금층 상에 전해 니켈 도금을 3㎛ 정도의 두께가 얻어지도록 행하여, 전해 니켈 피막(니켈층(6))을 형성하였다.
전해 니켈 도금액(와트욕)의 조성
황산니켈: 240g/L
염화니켈: 45g/L
붕산: 30g/L
계면활성제: 3ml/L
(닛본 고쥰도 가가꾸 가부시끼가이샤 제조, 상품명: 피트 방지제 ＃62)
pH: 4
(1h) 전해 도금 레지스트의 박리
도 2의 (h)에 도시한 바와 같이, 레지스트 박리액인 HTO(니찌고 모톤 가부시끼가이샤 제조, 상품명)를 이용하여 전해 도금 레지스트의 제거를 행하였다.
(1i) 에칭
도 2의 (i)에 도시한 바와 같이, 주성분으로서 황산 20g/L, 과산화수소 10g/L의 조성의 에칭액을 이용하여, 전해 도금 레지스트로 덮여져 있었던 부분의 구리(동박(21) 및 구리 도금층(3))를 에칭에 의해 제거하였다.
(1j) 솔더 레지스트의 형성
도 2의 (j)에 도시한 바와 같이, 에칭 후의 기판의 상측의 표면에, 감광성의 솔더 레지스트 「PSR-4000 AUS5」(다이요 잉크 세조 가부시끼가이샤 제조, 상품명)를 롤 코터에 의해 도포하고, 경화 후의 두께가 40㎛로 되도록 하였다. 계속해서, 노광ㆍ현상을 함으로써, 도체 회로 상의 원하는 장소에 개구부를 갖는 솔더 레지스트(7)를 형성하였다. 또한, 하측의 표면에는, 땜납 볼 접속용의 패드를 형성하기 위하여, 랜드 직경 600㎛의 구리 패드의 상부에 500㎛의 개구 직경을 가진 솔더 레지스트(7)를 형성하였다.
(1k) 무전해 금 도금
도 2의 (k)에 도시한 바와 같이, 솔더 레지스트(7) 형성 후의 기판을, 치환 금 도금액인 HGS-100(히따찌 가세이 고교 가부시끼가이샤, 상품명)에 85℃에서 2분간 침지시키고, 또한 1분간 수세하였다. 이어서, 환원형의 금 도금액인 HGS-2000(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 70℃에서 45분간 침지시키고, 또한 5분간 수세하여 무전해 금 도금 피막(금층(8))을 형성하였다. 치환 금 도금 및 환원형의 금 도금에 의해 얻어진 무전해 금 도금 피막의 막 두께의 합계는 0.5㎛이었다. 또한, 본 실시예 및 이하의 실시예나 비교예에 있어서는, 니켈층, 팔라듐층 및 금층의 막 두께는 형광 X선 막 두께계 SFT9500(SII 나노테크놀로지 가부시끼가이샤 제조, 상품명)을 이용하여 측정하였다.
이와 같이 하여, 도 2의 (k)에 도시한 바와 같은 상하면에 금층(8)으로 덮여진 단자 부분을 갖는 반도체 칩 탑재용 기판을 얻었다. 이 반도체 칩 탑재용 기판에 있어서는, 상측의 단자 부분이 와이어 본딩 접속용의 단자에 해당하고, 하측의 단자 부분이 땜납 접속용의 단자에 해당한다. 반도체 칩 탑재용 기판은, 이들 단자를 각각 1000개 갖고 있다(이하의 실시예, 비교예도 마찬가지임).
(특성 평가)
(1) 미세 배선 형성성
상기에서 얻어진 반도체 칩 탑재용 기판에 대하여, 하기의 기준에 의해 무전해 금 도금 후의 미세 배선 형성성을 평가하였다. 얻어진 결과를 표 1에 나타낸다.
A: 브릿지가 형성되어 있지 않고, 단자 부분에 도금 피막이 양호하게 형성되어 있으며, 회로 도체 간격이 25㎛ 이상임
B: 단자 부분의 외주에 부분적으로 도금이 비어져 나와 석출되어 있고, 회로 도체 간격이 20㎛ 이상 25㎛ 미만임
C: 단자 부분의 외주에 부분적으로 도금이 비어져 나와 석출되어 있고, 회로 도체 간격이 15㎛ 이상 20㎛ 미만임
D: 단자 부분의 외주에 부분적으로 도금이 비어져 나와 석출되어 있고, 회로 도체 간격이 5㎛ 이상 15㎛ 미만임
E: 단자 부분의 외주에 부분적으로 도금이 비어져 나와 석출되어 있고, 회로 도체 간격이 5㎛ 미만임
(2) 와이어 본딩성
상기에서 얻어진 반도체 칩 탑재용 기판에 대하여, 하기의 기준에 의해 접속 단자의 와이어 본딩성(와이어 본딩 접속성)을 평가하였다.
즉, 실시예 1에 대응하는 복수의 반도체 칩 탑재용 기판에 대하여, 150℃에서 3, 10, 50, 100 및 200시간의 열 처리를 각각 실시하고, 각 열 처리 시간이 경과한 시점에서 와이어 본딩을 행하였다. 와이어 본딩은, 와이어 직경 28㎛의 금 와이어를 이용하여 1000개소의 와이어 본딩 접속용의 단자 전부에서 행하였다. 와이어 본딩 장치로서는 UTC200-Super2(가부시끼가이샤 신가와, 상품명)를 이용하고, 본딩 온도(히트 블록 온도): 165℃, 본드 하중: 70gf, 초음파 출력: 90PLS, 초음파 시간: 25ms의 조건으로 하였다.
그리고, 와이어 본딩 후, 본드 테스터(데이지(Dage)사 제조, 상품명: BT2400PC)를 이용하여 금 와이어를 인장하고, 단자로부터 떨어질 때까지의 강도를 측정하는 금 와이어 풀 테스트를 행하여, 하기 기준에 기초하여 와이어 본딩 접속 신뢰성에 대하여 단자마다 각각 평가하였다. 얻어진 결과를 표 1에 나타낸다.
A: 와이어 풀 강도의 평균치가 10g 이상
B: 와이어 풀 강도의 평균치가 8g 이상 10g 미만
C: 와이어 풀 강도의 평균치가 3g 이상 8g 미만
D: 와이어 풀 강도의 평균치가 3g 미만
(3) 땜납 접속 신뢰성
상기에서 얻어진 반도체 칩 탑재용 기판에 대하여, 하기의 기준에 의해 접속 단자의 땜납 접속 신뢰성을 평가하였다.
즉, 반도체 칩 탑재용 기판에서의 1000개소의 땜납 접속 단자에, φ0.76mm의 Sn-3.0Ag-0.5Cu 땜납 볼을 리플로우로에서 접속시킨 후(피크 온도 252℃), 내충격성 하이 스피드 본드 테스터 4000HS(데이지사 제조 상품명)를 이용하여 약 200mm/초의 조건에서 땜납 볼의 전단 시험을 행하였다(방치 시간 0h). 또한, 땜납 볼을 리플로우에 의해 접속시킨 반도체 칩 탑재용 기판을 복수 준비하고, 각각 150℃에서 100, 300, 1000시간 방치한 후, 이것들에 대해서도 마찬가지로 하여 땜납 볼의 전단 시험을 행하였다.
땜납 접속 신뢰성의 평가 기준은 이하와 같으며, 이러한 기준에 기초하여 단자마다 평가를 행하였다. 얻어진 결과를 표 1에 나타낸다.
A: 1000개소 모든 땜납용 접속 단자에서 땜납 볼 내에서의 전단에 의한 파괴가 확인되었음
B: 땜납 볼 내에서의 전단에 의한 파괴 이외의 모드에 의한 파괴가 1개소 이상 10개소 이하에서 확인되었음
C: 땜납 볼 내에서의 전단에 의한 파괴 이외의 모드에 의한 파괴가 11개소 이상 100개소 이하에서 확인되었음
D: 땜납 볼 내에서의 전단에 의한 파괴 이외의 모드에 의한 파괴가 101개소 이상에서 확인되었음
(4) 금층 표면에의 니켈의 확산
반도체 칩 탑재용 기판의 단자 부분에서의 금층(8)에의 니켈의 확산 상태를 조사하기 위하여, 다음과 같은 시험을 행하였다. 즉, 복수의 반도체 칩 탑재용 기판에 대하여, 각각 150℃에서 50, 100, 200시간의 열 처리를 행한 후, X선 광전자 분광 장치 AXIS 165형(시마즈 세이사꾸쇼사 제조 상품명)을 이용하여 금층 표면의 원소 분석을 행하여, 금층 표면에 존재하고 있는 원소의 종류 및 그 비율을 구하였다. 얻어진 결과를 표 2에 나타내었다.
(5) 니켈층/금층의 결정 입경
단자 부분에서의 니켈층(6) 및 금층(8)의 각각에서의 니켈 및 금의 결정 입경을 조사하기 위하여, 단자 부분을 수속 이온 빔 가공 관찰 장치(FIB: Focused Ion Beam System, (주)히따찌 세이사꾸쇼 제조 FB-2000A형)를 이용하여 가공하고, FIB에 병설되어 있는 주사 이온 현미경(SIM: Scanning Ion Microscope(이하, FIB/SIM이라고 생략함))을 이용하여 관찰하였다. 얻어진 결과를 도 9에 도시한다. 도 9 중, Au가 금층, Ni가 니켈층을 각각 도시하고 있다(도 10 내지 도 14에 대해서도 마찬가지임).
또한, 금층(8)과 접하고 있는 니켈층(6)을 전자선 후방 산란(Electron Backscatter Diffraction; EBSD)법(이하 EBSD라고 생략함)에 의해 측정하여 평균 입경을 구하였다. 또한, SEM 장치로서는 SU6600(히따찌 세이사꾸쇼 제조 상품명), EBSP 측정ㆍ해석 시스템으로서는 OIM(Orientation Imaging Macrograph, 해석 소프트명 「OIMAnalysis」)(TSL사 제조 상품명)을 각각 이용하였다. 평균 입경은, 금층(8)과 접하고 있는 니켈층(6)의 단면을 15㎛ 폭에서 측정하고, 결정립 1개씩의 단면적을 산출하여 그의 평균을 구하고, 원으로 환산한 경우의 직경을 평균 입경으로 하였다. 또한, 회로 도체 폭 35㎛의 중앙부를 EBSD에 의해 관찰하였다. 이러한 관찰에 의해 얻어진, 니켈층(6)에서의 금층(8)측의 표면에서의 니켈의 결정 입경의 평균치를 표 3에 나타낸다.
(6) 솔더 레지스트의 접착성
도체 회로와 솔더 레지스트의 접착성을 PCT(Pressure Cooker Test) 시험을 행함으로써 평가하였다. 즉, 상기 (1j)의 공정에 있어서, 랜드 직경 600㎛의 땜납 볼 접속용의 패드가 1000개소 형성되어 있는 도체 회로를 전부 덮도록 개구부가 없는 솔더 레지스트(7)를 형성하여, 이것을 시험 샘플로 하였다. 이 시험 샘플에 대하여 121℃/100% RH/2.3atm의 조건 하에서 96시간 처리하는 흡습(PCT) 처리를 행하였다. 처리 후, 땜납 볼 접속용의 패드의 상부에서 팽창이 발생하는지의 여부를 육안으로 관찰하여, 솔더 레지스트의 도체 회로에 대한 접착성을 평가하였다. 얻어진 결과를 표 1에 나타낸다. 또한, 표 중의 평가 결과는, 이하의 기준에 기초하는 것이다.
A: 팽창의 발생없음
B: 팽창이 1 내지 30개소에서 발생
C: 팽창이 31 내지 100개소에서 발생
D: 팽창이 100개소 이상에서 발생
[실시예 2]
(반도체 칩 탑재용 기판의 제조)
실시예 1에서의 (1a) 내지 (1g)의 공정을 행한 후, 니켈층(6) 형성 후의 기판을, 액체 온도 25℃의 치환 팔라듐 도금액인 SA-100(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 2분간 침지시켜 수세를 1분간 행하고, 또한 환원형 팔라듐 도금액인 펠릿(고지마 가가꾸 야꾸힝 가부시끼가이샤 제조, 상품명)에 70℃에서 1분간 침지하여 환원형 팔라듐 도금 피막(팔라듐층)을 0.1㎛ 석출시켰다. 그 후, 실시예 1에서의 (1h) 내지 (1j)의 공정을 행한 후, (1k)의 공정을, 당해 공정에서의 치환 금 도금을 HGS-100(히따찌 가세이 고교 가부시끼가이샤, 상품명)에 85℃에서 10분간 침지함으로써 행한 것 이외에는, 마찬가지로 행하여 반도체 칩 탑재용 기판을 얻었다.
(특성 평가)
얻어진 반도체 칩 탑재용 기판에 대하여, 실시예 1과 마찬가지로 하여 미세 배선 형성성, 와이어 본딩성, 땜납 접속 신뢰성 및 솔더 레지스트의 접착성에 대하여 평가하였다. 얻어진 결과를 표 1에 나타낸다. 또한, 실시예 1과 마찬가지로 하여 금층 표면에의 니켈의 확산 상태를 평가하였다. 얻어진 결과를 표 2에 나타낸다.
[실시예 3]
(반도체 칩 탑재용 기판의 제조)
실시예 1에서의 (1a) 내지 (1g)의 공정을 행한 후, 니켈층(6)의 표면에, 전해 팔라듐 도금액인 팔라브라이트 SST-L(닛본 고쥰도 가가꾸 가부시끼가이샤, 상품명)을 이용하여 60℃, 1A/dm2에서 40초간 전해 팔라듐 도금을 행하여 0.2㎛ 두께의 팔라듐 도금 피막(팔라듐층)을 석출시켰다. 그 후, 실시예 1에서의 (1h) 내지 (1j)의 공정을 행한 후, (1k)의 공정을, 당해 공정에서의 치환 금 도금을 HGS-100(히따찌 가세이 고교 가부시끼가이샤, 상품명)에 85℃에서 10분간 침지함으로써 행한 것 이외에는, 마찬가지로 행하여 반도체 칩 탑재용 기판을 얻었다.
(특성 평가)
얻어진 반도체 칩 탑재용 기판에 대하여, 실시예 1과 마찬가지로 하여 미세 배선 형성성, 와이어 본딩성, 땜납 접속 신뢰성 및 솔더 레지스트의 접착성에 대하여 평가하였다. 얻어진 결과를 표 1에 나타낸다. 또한, 실시예 1과 마찬가지로 하여 금층 표면에의 니켈의 확산 상태를 평가하였다. 얻어진 결과를 표 2에 나타낸다.
[실시예 4]
(반도체 칩 탑재용 기판의 제조)
실시예 1에서의 (1a) 내지 (1g)의 공정을 행한 후, 니켈층(6)의 표면에, 스트라이크 전해 금 도금액인 애시드 스트라이크(닛본 고쥰도 가가꾸 가부시끼가이샤, 상품명)를 이용하여 40℃, 2A/dm2에서 20초간 스트라이크 전해 금 도금을 행하였다. 그 후, 실시예 1에서의 (1h) 내지 (1j)의 공정을 마찬가지로 행하였다. 계속해서, 솔더 레지스트(7) 형성 후의 기판을, 환원형의 금 도금액인 HGS-2000(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 70℃에 있어서 45분간 침지시키고, 또한 5분간 수세하여 스트라이크 전해 금 도금에 의해 형성된 금층 상에 금층을 더 형성하였다. 이에 의해, 반도체 칩 탑재용 기판을 얻었다. 스트라이크 전해 금 도금 및 환원형의 금 도금에 의해 형성된 금층의 막 두께의 합계는 0.5㎛이었다.
(특성 평가)
얻어진 반도체 칩 탑재용 기판에 대하여, 실시예 1과 마찬가지로 하여 미세 배선 형성성, 와이어 본딩성, 땜납 접속 신뢰성 및 솔더 레지스트의 접착성에 대하여 평가하였다. 얻어진 결과를 표 1에 나타낸다. 또한, 실시예 1과 마찬가지로 하여 금층 표면에의 니켈의 확산 상태를 평가하였다. 얻어진 결과를 표 2에 나타낸다.
[실시예 5]
(반도체 칩 탑재용 기판의 제조)
실시예 1에서의 (1a) 내지 (1g)의 공정을 행한 후, 니켈층(6)의 표면에, 전해 팔라듐 도금액인 팔라브라이트 SST-L(닛본 고쥰도 가가꾸 가부시끼가이샤, 상품명)을 이용하여 60℃, 1A/dm2에서 40초간 전해 팔라듐 도금을 행하여 0.2㎛ 두께의 팔라듐 도금 피막(팔라듐층)을 석출시켰다. 계속해서, 이 팔라듐 도금 피막의 표면에, 스트라이크 전해 금 도금액인 애시드 스트라이크(닛본 고쥰도 가가꾸 가부시끼가이샤, 상품명)를 이용하여 40℃, 2A/dm2에서 20초간 스트라이크 전해 금 도금을 행하였다. 그 후, 실시예 1에서의 (1h) 내지 (1j)의 공정을 행하였다. 그로부터 솔더 레지스트(7) 형성 후의 기판을, 환원형의 금 도금액인 HGS-2000(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 70℃에 있어서 45분간 침지시키고, 또한 5분간 수세하여 스트라이크 전해 금 도금에 의해 형성된 금층 상에 금층을 더 형성하였다. 이에 의해, 반도체 칩 탑재용 기판을 얻었다. 스트라이크 전해 금 도금 및 환원형의 금 도금에 의해 형성된 금층의 막 두께의 합계는 0.5㎛이었다.
(특성 평가)
얻어진 반도체 칩 탑재용 기판에 대하여, 실시예 1과 마찬가지로 하여 미세 배선 형성성, 와이어 본딩성, 땜납 접속 신뢰성 및 솔더 레지스트의 접착성에 대하여 평가하였다. 얻어진 결과를 표 1에 나타낸다. 또한, 실시예 1과 마찬가지로 하여 금층 표면에의 니켈의 확산 상태를 평가하였다. 얻어진 결과를 표 2에 나타낸다.
[실시예 6]
(반도체 칩 탑재용 기판의 제조)
실시예 1에서의 (1a) 내지 (1j)의 공정을 행한 후, 솔더 레지스트(7) 형성 후의 기판을, 액체 온도 25℃의 치환 팔라듐 도금액인 SA-100(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 2분간 침지시킨 후, 수세를 1분간 행하고, 이어서 환원형 팔라듐 도금액인 펠릿(고지마 가가꾸 야꾸힝 가부시끼가이샤 제조, 상품명)에 70℃에서 1분간 침지하여 환원형 팔라듐 도금 피막을 0.1㎛ 석출시킴으로써, 니켈층(6) 상에 팔라듐층을 형성하는 공정을 행하였다. 그 후, (1k)의 공정을, 당해 공정에서의 치환 금 도금을 HGS-100(히따찌 가세이 고교 가부시끼가이샤, 상품명)에 85℃에서 10분간 침지함으로써 행한 것 이외에는, 마찬가지로 행하여 반도체 칩 탑재용 기판을 얻었다.
(특성 평가)
얻어진 반도체 칩 탑재용 기판에 대하여, 실시예 1과 마찬가지로 하여 미세 배선 형성성, 와이어 본딩성, 땜납 접속 신뢰성 및 솔더 레지스트의 접착성에 대하여 평가하였다. 얻어진 결과를 표 1에 나타낸다. 또한, 실시예 1과 마찬가지로 하여 금층 표면에의 니켈의 확산 상태를 평가하였다. 얻어진 결과를 표 2에 나타낸다.
[실시예 7]
(반도체 칩 탑재용 기판의 제조)
(1g)의 공정에 있어서, 광택제(일차 광택제)를 함유하는 하기 조성의 전해 니켈 도금액을 이용하여, 액체 온도 55℃, 전류 밀도 1.5A/dm2의 조건에서, 제2 구리층(5) 상에 전해 니켈 도금을 3㎛ 정도의 두께가 얻어지도록 행하여 제2 구리층(5) 상에 니켈층(6)을 형성한 것 이외에는, 실시예 1과 마찬가지로 하여 반도체 칩 탑재용 기판을 얻었다.
전해 니켈 도금액의 조성
황산니켈: 240g/L
염화니켈: 45g/L
붕산: 30g/L
계면활성제: 3ml/L
(닛본 고쥰도 가가꾸 가부시끼가이샤 제조, 상품명: 피트 방지제 ＃62)
사카린(광택제): 0.1g/L
pH: 4
(특성 평가)
얻어진 반도체 칩 탑재용 기판에 대하여, 실시예 1과 마찬가지로 하여 미세 배선 형성성, 와이어 본딩성, 땜납 접속 신뢰성 및 솔더 레지스트의 접착성에 대하여 평가하였다. 얻어진 결과를 표 1에 나타낸다. 또한, 실시예 1과 마찬가지로 하여 금 피막 표면에의 니켈의 확산 상태를 평가하였다. 얻어진 결과를 표 2에 나타낸다. 또한, 니켈층(6) 및 금층(8)의 각각에서의 니켈 및 금의 결정 입경에 대하여, 실시예 1과 마찬가지로 FIB/SIM을 이용하여 관찰하였다. 얻어진 결과를 도 10에 도시한다. 또한, 실시예 1과 마찬가지로 EBSD에 의해 금층(8)과 접하고 있는 니켈층(6) 표면의 결정 입경을 측정하였다. 얻어진 결과를 표 3에 나타낸다.
[실시예 8]
(반도체 칩 탑재용 기판의 제조)
(1g)의 공정에 있어서, 광택제(일차 광택제)를 함유하는 하기 조성의 전해 니켈 도금액을 이용하여, 액체 온도 55℃, 전류 밀도 1.5A/dm2의 조건에서, 제2 구리층(5) 상에 전해 니켈 도금을 3㎛ 정도의 두께가 얻어지도록 행하여 제2 구리층(5) 상에 니켈층(6)을 형성한 것 이외에는, 실시예 1과 마찬가지로 하여 반도체 칩 탑재용 기판을 얻었다.
전해 니켈 도금액의 조성
황산니켈: 240g/L
염화니켈: 45g/L
붕산: 30g/L
계면활성제: 3ml/L
(닛본 고쥰도 가가꾸 가부시끼가이샤 제조, 상품명: 피트 방지제 ＃62)
사카린(광택제): 0.3g/L
pH: 4
(특성 평가)
얻어진 반도체 칩 탑재용 기판에 대하여, 실시예 1과 마찬가지로 하여 미세 배선 형성성, 와이어 본딩성, 땜납 접속 신뢰성 및 솔더 레지스트의 접착성에 대하여 평가하였다. 얻어진 결과를 표 1에 나타낸다. 실시예 1과 마찬가지로 하여 금 피막 표면에의 니켈의 확산 상태를 평가하였다. 얻어진 결과를 표 2에 나타낸다. 또한, 니켈층(6) 및 금층(8)의 각각에서의 니켈 및 금의 결정 입경에 대하여, 실시예 1과 마찬가지로 FIB/SIM에 의해 관찰하였다. 얻어진 결과를 도 11에 도시한다. 또한, 실시예 1과 마찬가지로 EBSD에 의해 금층(8)과 접하고 있는 니켈층(6) 표면의 결정 입경을 측정하였다. 얻어진 결과를 표 3에 나타낸다.
[실시예 9]
(반도체 칩 탑재용 기판의 제조)
(2a) 내층판의 준비
도 6의 (a)에 도시한 바와 같이, 절연 기재에 두께 18㎛의 동박을 양면에 접합시킨, 두께 0.2mm의 유리천 기재 에폭시 구리를 바른 적층판인 MCL-E-679(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)를 이용하여, 그의 불필요한 개소의 동박을 에칭에 의해 제거하고, 관통 구멍을 형성하여 내층 회로가 형성된 내층판(1)을 제작하였다.
(2b) 빌드업 필름의 적층
도 6의 (b)에 도시한 바와 같이, 내층판(1)의 양면에, 열경화성 절연 수지 필름 ABF-45H(아지노모또 파인 테크노 가부시끼가이샤 제조, 상품명)를 170℃, 30kgf/cm2의 조건에서 60분간 가열 가압하여 라미네이트하고, 빌드업 필름(15)을 형성하였다.
(2c) IVH의 형성
도 6의 (c)에 도시한 바와 같이, 탄산 가스 임팩트 레이저 천공기 L-500(스미또모 쥬기끼 고교 가부시끼가이샤 제조, 상품명)에 의해 빌드업 필름(15) 상으로부터 직경 80㎛의 비관통 구멍인 IVH(30)를 뚫었다. 또한, 과망간산칼륨 65g/L와 수산화나트륨 40g/L의 혼합 수용액에 IVH(30) 형성 후의 기판을 액체 온도 70℃에서 20분간 침지하고, 구멍 내의 스미어의 제거를 행하였다.
(2d) 무전해 구리 도금
도 6의 (d)에 도시한 바와 같이, (2c)의 공정 후의 기판을, 팔라듐 용액인 HS-202B(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 25℃에서 15분간 침지하여, 빌드업 필름(15)의 표면 및 IVH(30) 내의 표면에 촉매를 부여한 후, CUST-201(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)을 사용하여 액체 온도 25℃, 30분의 조건에서 무전해 구리 도금을 행하였다. 이에 의해, 빌드업 필름(15) 상 및 IVH(30) 내의 표면에 두께 0.3㎛의 구리 도금층(3)을 형성하였다.
(2e) 전해 도금 레지스트의 형성
도 6의 (e)에 도시한 바와 같이, 드라이 필름 포토레지스트인 RY-3025(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)를 구리 도금층(3)의 표면에 라미네이트하고, 전해 구리 도금을 행해야 할 개소를 마스크하는 포토마스크를 통하여 포토레지스트에 자외선을 노광한 후, 현상하여 전해 도금 레지스트(4)를 형성하였다.
(2f) 전해 구리 도금
도 6의 (f)에 도시한 바와 같이, 황산구리욕을 이용하여, 액체 온도 25℃, 전류 밀도 1.0A/dm2의 조건에서, 구리 도금층(3) 상에 전해 구리 도금을 20㎛ 정도의 두께가 얻어지도록 행하여, 회로 도체 폭/회로 도체 간격(L/S)=35/35㎛의 패턴 형상을 갖는 제2 구리층(5)을 형성하였다. 또한, 이러한 패턴 형상을 형성한 면과 반대측의 면에는, 땜납 볼 접속용의 랜드 직경 600㎛의 패드가 형성되도록 제2 구리층(5)을 형성하였다.
(2g) 전해 니켈 도금
도 7의 (g)에 도시한 바와 같이, 하기의 조성을 갖는 광택제를 함유하지 않는 전해 니켈 도금액을 이용하여, 액체 온도 55℃, 전류 밀도 1.5A/dm2의 조건에서, 제2 구리층(5) 상에 전해 니켈 도금을 3㎛ 정도의 두께가 얻어지도록 행하여, 제2 구리층(5) 상에 니켈층(6)을 형성하였다.
전해 니켈 도금액(와트욕)의 조성
황산니켈: 240g/L
염화니켈: 45g/L
붕산: 30g/L
계면활성제: 3ml/L
(닛본 고쥰도 가가꾸 가부시끼가이샤 제조, 상품명: 피트 방지제 ＃62)
pH: 4
(2h) 전해 도금 레지스트의 박리
도 7의 (h)에 도시한 바와 같이, 레지스트 박리액인 HTO(니찌고 모톤 가부시끼가이샤 제조, 상품명)를 이용하여 전해 도금 레지스트(4)의 제거를 행하였다.
(2i) 에칭
도 7의 (i)에 도시한 바와 같이, 주성분으로서 황산 20g/L, 과산화수소 10g/L의 조성의 에칭액을 이용하여, 전해 도금 레지스트(4)로 덮여져 있었던 부분의 구리(구리 도금층(3))를 에칭에 의해 제거하였다.
(2j) 솔더 레지스트의 형성
도 7의 (j)에 도시한 바와 같이, 에칭 후의 기판의 상측의 표면에, 감광성의 솔더 레지스트 「PSR-4000 AUS5」(다이요 잉크 세조 가부시끼가이샤 제조, 상품명)를 롤 코터로 도포하여 경화 후의 두께가 40㎛로 되도록 하였다. 계속해서, 노광ㆍ현상을 행함으로써, 도체 회로 상의 원하는 장소에 개구부를 갖는 솔더 레지스트(7)를 형성하였다. 또한, 하측의 표면에는 땜납 볼 접속용의 패드를 형성하기 위하여, 랜드 직경 600㎛의 구리 패드의 상부에 500㎛의 개구 직경을 가진 솔더 레지스트(7)를 형성하였다.
(2k) 무전해 금 도금
도 7의 (k)에 도시한 바와 같이, 솔더 레지스트(7) 형성 후의 기판을, 치환 금 도금액인 HGS-100(히따찌 가세이 고교 가부시끼가이샤, 상품명)에 85℃에서 2분간 침지시키고, 또한 1분간 수세하였다. 이어서, 환원형의 금 도금액인 HGS-2000(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 70℃에서 45분간 침지시키고, 또한 5분간 수세하였다. 치환 금 도금 및 환원형의 금 도금에 의해 얻어진 금층(8)의 막 두께의 합계는 0.5㎛이었다.
(특성 평가)
얻어진 반도체 칩 탑재용 기판에 대하여, 실시예 1과 마찬가지로 하여 미세 배선 형성성, 와이어 본딩성, 땜납 접속 신뢰성 및 솔더 레지스트의 접착성에 대하여 평가하였다. 얻어진 결과를 표 1에 나타낸다.
[실시예 10]
(반도체 칩 탑재용 기판의 제조)
실시예 1에서의 (1a) 내지 (1g)의 공정을 행한 후, 니켈층(6)의 표면에, 전해 팔라듐 도금액인 팔라브라이트 SST-L(닛본 고쥰도 가가꾸 가부시끼가이샤, 상품명)을 이용하여 60℃, 1A/dm2에서 40초간 전해 팔라듐 도금을 행하여 0.2㎛ 두께의 팔라듐 도금 피막(팔라듐층)을 석출시켰다. 그 후, 실시예 1에서의 (1h) 내지 (1j)의 공정을 행한 후, 환원형 팔라듐 도금액인 펠릿(고지마 가가꾸 야꾸힝 가부시끼가이샤, 상품명)에 70℃에서 1분간 침지하여, 환원형 팔라듐 도금 피막(팔라듐층)을 0.1㎛ 석출시켰다. 그 후, 실시예 1에서의 (1k)의 공정을, 당해 공정에서의 치환 금 도금을 HGS-100(히따찌 가세이 고교 가부시끼가이샤, 상품명)에 85℃에서 10분간 침지함으로써 행한 것 이외에는, 마찬가지로 행하여 반도체 칩 탑재용 기판을 얻었다.
(특성 평가)
얻어진 반도체 칩 탑재용 기판에 대하여, 실시예 1과 마찬가지로 하여 미세 배선 형성성, 와이어 본딩성, 땜납 접속 신뢰성 및 솔더 레지스트의 접착성에 대하여 평가하였다. 얻어진 결과를 표 1에 나타낸다. 또한, 실시예 1과 마찬가지로 하여 금층 표면에의 니켈의 확산 상태를 평가하였다. 얻어진 결과를 표 2에 나타낸다.
[비교예 1]
(반도체 칩 탑재용 기판의 제조)
실시예 1에서의 (1a) 내지 (1f)의 공정을 행한 후, (1g) (전해 니켈 도금)의 공정을 행하지 않고 (1h) 내지 (1j)의 공정을 행하였다.
다음에, 솔더 레지스트 형성 후의 기판을, 도금 활성화 처리액인 SA-100(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 25℃에서 5분간 침지 처리하여 1분간 수세한 후, 무전해 니켈 도금액인 니켈 PS-100(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 85℃에서 12분간 침지 처리하여 1분간 수세하였다. 이에 의해, 제2 구리층 상에 3㎛의 무전해 니켈 도금 피막을 형성하였다.
그 후, 무전해 니켈 도금 피막 형성 후의 기판을, 치환 금 도금액인 HGS-100(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 85℃에서 10분간 침지 처리하여 1분간 수세한 후, 환원형의 금 도금액인 HGS-2000(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 70℃에서 45분간 침지시켜 5분간 수세하였다. 이에 의해, 반도체 칩 탑재용 기판을 얻었다. 치환 금 도금 및 환원형의 금 도금에 의해 얻어진 금층의 막 두께의 합계는 0.5㎛이었다.
(특성 평가)
얻어진 반도체 칩 탑재용 기판에 대하여, 실시예 1과 마찬가지로 하여 미세 배선 형성성, 와이어 본딩성, 땜납 접속 신뢰성 및 솔더 레지스트의 접착성에 대하여 평가하였다. 얻어진 결과를 표 1에 나타낸다. 또한, 실시예 1과 마찬가지로 하여 금층 표면에의 니켈의 확산 상태를 평가하였다. 얻어진 결과를 표 2에 나타낸다. 또한, 니켈층 및 금층의 각각에서의 니켈 및 금의 결정 입경에 대하여, 실시예 1과 마찬가지로 FIB/SIM에 의해 관찰하였다. 얻어진 결과를 도 12에 도시한다. 또한, 실시예 1과 마찬가지로 EBSD에 의해 금층과 접하고 있는 니켈층 표면의 결정 입경을 측정하였다. 얻어진 결과를 표 3에 나타낸다.
(비교예 2)
(반도체 칩 탑재용 기판의 제조)
실시예 1에서의 (1a) 내지 (1f)의 공정을 행한 후, (1g) (전해 니켈 도금)의 공정을 행하지 않고 (1h) 내지 (1j)의 공정을 행하였다.
계속해서, 솔더 레지스트(7) 형성 후의 기판을, 도금 활성화 처리액인 하기 조성의 치환 팔라듐 도금액에 5분간 침지한 후, 수세 및 건조하여 제2 구리층 상에 치환 팔라듐 도금 피막을 형성하였다.
치환 팔라듐 도금액의 조성
염화팔라듐(Pd)으로서: 100mg/L
염화암모늄: 10g/L
pH: 2(염산에 의해 조정)
다음에, 치환 팔라듐 도금액에 의한 처리 후의 기판을, 하기 조성의 처리액에 침지한 후, 수세 및 건조하였다.
처리액의 조성
티오황산칼륨: 50g/L
pH 조정제: 시트르산나트륨
pH: 6
그로부터, 상기 처리 후의 기판을 무전해 니켈 도금액인 니켈 PS-100(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 85℃에서 12분간 침지 처리한 후, 1분간 수세하였다. 이에 의해, 팔라듐 도금 피막 상에 3㎛의 무전해 니켈 도금 피막을 형성하였다. 계속해서, 이 기판을 치환 금 도금액인 HGS-100(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 85℃에서 10분간 침지 처리하여 1분간 수세한 후, 환원형의 금 도금액인 HGS-2000(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 70℃에서 45분간 침지시켜 5분간 수세하였다. 이에 의해, 반도체 칩 탑재용 기판을 얻었다. 치환 금 도금 및 환원형의 금 도금에 의해 얻어진 금층의 막 두께의 합계는 0.5㎛이었다.
(특성 평가)
얻어진 반도체 칩 탑재용 기판에 대하여, 실시예 1과 마찬가지로 하여 미세 배선 형성성, 와이어 본딩성, 땜납 접속 신뢰성 및 솔더 레지스트의 접착성에 대하여 평가하였다. 얻어진 결과를 표 1에 나타낸다. 또한, 실시예 1과 마찬가지로 EBSD에 의해 금층과 접하고 있는 니켈층 표면의 결정 입경을 측정하였다. 얻어진 결과를 표 3에 나타낸다.
[비교예 3]
(반도체 칩 탑재용 기판의 제조)
실시예 1에서의 (1a) 내지 (1f)의 공정을 행한 후, (1g) (전해 니켈 도금)의 공정을 행하지 않고 (1h) 내지 (1j)의 공정을 행하였다.
계속해서, 도금 활성화 처리액인 하기 조성의 치환 팔라듐 도금액에 5분간 침지한 후, 수세, 건조하여 제2 구리층 상에 치환 팔라듐 도금 피막을 형성하였다.
치환 팔라듐 도금액의 조성
염산(35%): 70ml/L
염화팔라듐(Pd)으로서: 50mg/L
차아인산: 100mg/L
산성도: 약 0.8N
다음에, 치환 팔라듐 도금액에 의한 처리 후의 기판을, 무전해 니켈 도금액인 니켈 PS-100(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 85℃에서 12분간 침지 처리하여 1분간 수세하였다. 이에 의해, 팔라듐 도금 피막 상에 3㎛의 무전해 니켈 도금 피막을 형성하였다. 계속해서, 이 기판을 치환 금 도금액인 HGS-100(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 85℃에서 10분간 침지 처리하여 1분간 수세한 후, 환원형의 금 도금액인 HGS-2000(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 70℃에 있어서 45분간 침지시켜 5분간 수세하였다. 이에 의해, 반도체 칩 탑재용 기판을 얻었다. 치환 금 도금 및 환원형의 금 도금에 의해 얻어진 금층의 막 두께의 합계는 0.5㎛이었다.
(특성 평가)
얻어진 반도체 칩 탑재용 기판에 대하여, 실시예 1과 마찬가지로 하여 미세 배선 형성성, 와이어 본딩성, 땜납 접속 신뢰성 및 솔더 레지스트의 접착성에 대하여 평가하였다. 얻어진 결과를 표 1에 나타낸다. 또한, 실시예 1과 마찬가지로 EBSD에 의해 금층과 접하고 있는 니켈층 표면의 결정 입경을 측정하였다. 얻어진 결과를 표 3에 나타낸다.
[비교예 4]
(반도체 칩 탑재용 기판의 제조)
(1g)의 공정에 있어서, 광택제(일차 광택제)를 함유하는 하기 조성의 전해 니켈 도금액을 이용하여, 액체 온도 55℃, 전류 밀도 1.5A/dm2의 조건에서, 제2 구리층 상에 전해 니켈 도금을 3㎛ 정도의 두께가 얻어지도록 행하여 제2 구리층 상에 니켈층을 형성한 것 이외에는, 실시예 1과 마찬가지로 하여 반도체 칩 탑재용 기판을 얻었다.
전해 니켈 도금액의 조성
황산니켈: 240g/L
염화니켈: 45g/L
붕산: 30g/L
계면활성제: 3ml/L
(닛본 고쥰도 가가꾸 가부시끼가이샤 제조, 상품명: 피트 방지제 ＃62)
사카린(광택제): 2g/L
pH: 4
(특성 평가)
얻어진 반도체 칩 탑재용 기판에 대하여, 실시예 1과 마찬가지로 하여 미세 배선 형성성, 와이어 본딩성, 땜납 접속 신뢰성 및 솔더 레지스트의 접착성에 대하여 평가하였다. 얻어진 결과를 표 1에 나타낸다. 또한, 실시예 1과 마찬가지로 하여 금층 표면에의 니켈의 확산 상태를 평가하였다. 얻어진 결과를 표 2에 나타낸다. 또한, 니켈층 및 금층의 각각에서의 니켈 및 금의 결정 입경에 대하여, 실시예 1과 마찬가지로 FIB/SIM에 의해 관찰하였다. 얻어진 결과를 도 13에 도시한다. 또한, EBSD에 의해 금층과 접하고 있는 니켈층의 결정 입경을 측정하였다. 얻어진 결과를 표 3에 나타낸다.
[비교예 5]
(반도체 칩 탑재용 기판의 제조)
실시예 1에서의 (1a) 내지 (1f)의 공정을 행한 후, (1g) (전해 니켈 도금)의 공정을 행하지 않고 (1h) 내지 (1j)의 공정을 행하였다.
다음에, 솔더 레지스트 형성 후의 기판을, 도금 활성화 처리액인 SA-100(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 25℃에서 5분간 침지 처리하여 1분간 수세하였다. 계속해서, 무전해 니켈 도금액인 니켈 PS-100(히따찌 가세이 고교 가부시끼가이샤 제조, 상품명)에 85℃에서 12분간 침지 처리하여 1분간 수세하였다. 이에 의해, 제2 구리층 상에 3㎛의 무전해 니켈 도금 피막을 형성하였다.
그 후, 무전해 니켈 도금 피막 상에, 스트라이크 전해 금 도금액인 애시드 스트라이크(닛본 고쥰도 가가꾸 가부시끼가이샤, 상품명)를 이용하여 40℃, 2A/dm2에서 20초간 스트라이크 전해 금 도금을 행하였다. 또한, 전해 금 도금액인 템페레지스트(닛본 고쥰도 가가꾸 가부시끼가이샤, 상품명)를 이용하여 70℃, 0.3A/dm2에서 4분간 전해 금 도금을 행하였다. 이에 의해, 반도체 칩 탑재용 기판을 얻었다. 스트라이크 전해 금 도금 및 전해 금 도금에 의해 형성된 금층의 막 두께의 합계는 0.5㎛이었다.
(특성 평가)
얻어진 반도체 칩 탑재용 기판에 대하여, 실시예 1과 마찬가지로 하여 미세 배선 형성성, 와이어 본딩성, 땜납 접속 신뢰성 및 솔더 레지스트의 접착성에 대하여 평가하였다. 얻어진 결과를 표 1에 나타낸다. 또한, 실시예 1과 마찬가지로 하여 금층 표면에의 니켈의 확산 상태를 평가하였다. 얻어진 결과를 표 2에 나타낸다. 또한, 무전해 니켈 도금 피막 및 금층의 각각에서의 니켈 및 금의 결정 입경에 대하여, 실시예 1과 마찬가지로 FIB/SIM에 의해 관찰하였다. 얻어진 결과를 도 14에 도시한다. 또한, 실시예 1과 마찬가지로 EBSD에 의해 금층과 접하고 있는 무전해 니켈 도금 피막 표면의 결정 입경을 측정하였다. 얻어진 결과를 표 3에 나타낸다.
표 1로부터, 실시예 1 내지 10에 따르면, 비교예 1 내지 5에 비하여 미세 배선으로 하여도 브릿지의 형성이 없고, 우수한 미세 배선 형성성이 얻어지는 것 외에, 양호한 와이어 본딩성 및 땜납 접속 신뢰성이 얻어지는 것이 확인되었다. 특히, 표 1 및 표 2로부터 금층의 표면에 구리나 니켈이 확산됨에 따라, 와이어 본딩성이 저하하는 것이 확인되었다. 또한, 표 3으로부터 실시예 1, 7 및 8에 있어서는 니켈층(6)의 금층(8)측 표면에서의 니켈의 결정 입경이 비교적 커진 것이 확인되었다.
또한, 도 9, 10 및 11에 도시한 바와 같이, 실시예 1, 7 및 8에 있어서, 광택제를 함유하지 않거나 광택제의 양을 억제한 전해 니켈 도금 후, 무전해 금 도금을 행함으로써 형성한 니켈층(6)/금층(8)은, FIB/SIM 관찰 결과로부터 니켈층(6)에서의 니켈의 결정립의 입경이 크고, 또한 금층에서의 금의 결정립의 입경도 큰 것이 확인되었다. 그리고, 실시예 1의 경우, 50시간의 열 처리 후의 금층(8) 중의 니켈의 존재량은 3.2at%로 적고, 와이어 본딩성이 양호하였다.
이에 대하여, 예를 들면 도 12 또는 14에 도시한 바와 같이, 비교예 1 또는 5에 있어서 무전해 니켈 도금 후에 무전해 금 도금을 행하여도 무전해 금 도금 피막 중의 니켈의 입경이 충분히 커지지 않고, 금층에서의 금의 입경도 커지지 않았다. 그리고, 비교예 5의 경우, 50시간의 열 처리 후의 금층 표면의 니켈의 존재량이 12.5at%로 커지고, 와이어 본딩성이 저하하였다. 이와 같이 전해 니켈 도금에 의해 형성하는 니켈층에서의 니켈의 입경이, 그의 상부에 형성하는 금층 중의 금의 입경에 크게 영향을 주고, 또한 와이어 본딩성에도 영향을 주는 것이 명확하게 되었다.
이상과 같이, 본 발명의 방법에 따르면, 브릿지가 발생하는 일이 없고, 나아가 와이어 본딩성 및 땜납 접속 신뢰성이 우수한 반도체 칩 탑재용 기판이 얻어지는 것이 확인되었다.
1: 내층판
2: 수지 부착 동박
3: 구리 도금층
4: 레지스트(도금 레지스트)
5: 제2 구리층
6: 니켈층
7: 솔더 레지스트
8: 금층
9: 환원형의 금 도금 피막
11: 치환 금 도금 피막
13: 금속층
15: 절연층
21: 절연층
22: 동박
30: IVH
32: 제1 구리층
50: 도체 회로
100: 내층용 기판
102: 내층 회로
104: 내층용 비어
110: 적층체
120: 적층체
2: 수지 부착 동박
3: 구리 도금층
4: 레지스트(도금 레지스트)
5: 제2 구리층
6: 니켈층
7: 솔더 레지스트
8: 금층
9: 환원형의 금 도금 피막
11: 치환 금 도금 피막
13: 금속층
15: 절연층
21: 절연층
22: 동박
30: IVH
32: 제1 구리층
50: 도체 회로
100: 내층용 기판
102: 내층 회로
104: 내층용 비어
110: 적층체
120: 적층체
Claims (14)
- 내층 회로를 표면에 갖는 내층판과, 상기 내층 회로와 일부에서 접속하도록 절연층을 이격하여 상기 내층판 상에 설치된 제1 구리층을 갖는 적층체에서의 상기 제1 구리층 상에, 도체 회로로 되어야 할 부분을 제외하고 레지스트를 형성하는 레지스트 형성 공정과,
상기 제1 구리층 상의 상기 도체 회로로 되어야 할 부분에, 전해 구리 도금에 의해 제2 구리층을 형성하여, 상기 제1 구리층 및 상기 제2 구리층을 포함하는 상기 도체 회로를 얻는 도체 회로 형성 공정과,
상기 도체 회로 상의 적어도 일부에, 전해 니켈 도금에 의해 상기 도체 회로와는 반대측의 면에서의 결정 입경의 평균치가 0.25㎛ 이상인 니켈층을 형성하는 니켈층 형성 공정과,
상기 레지스트를 제거하는 레지스트 제거 공정과,
상기 레지스트에 덮여져 있던 부분의 상기 제1 구리층을 에칭에 의해 제거하는 에칭 공정과,
상기 니켈층이 형성된 상기 도체 회로 상의 적어도 일부에, 무전해 금 도금에 의해 금층을 형성하는 금층 형성 공정을 갖는, 반도체 칩 탑재용 기판의 제조 방법. - 제1항에 있어서, 상기 에칭 공정 후, 상기 금층 형성 공정 전에, 상기 니켈층이 형성된 상기 도체 회로의 적어도 일부가 노출되도록, 표면에 솔더 레지스트를 형성하는 솔더 레지스트 형성 공정을 갖는, 반도체 칩 탑재용 기판의 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 레지스트 형성 공정에 있어서,
상기 내층판 상에, 수지를 주성분으로 하는 절연층과 동박이 적층된 수지 부착 동박을, 상기 절연층이 상기 내층판측으로 향하도록 하여 적층하고,
상기 내층판 상에 적층된 상기 수지 부착 동박에, 상기 내층 회로의 일부가 노출되도록 비어 홀을 형성하고,
상기 동박 및 상기 비어 홀 내를 덮도록 무전해 구리 도금에 의해 구리 도금층을 형성하여, 상기 동박 및 상기 구리 도금층을 포함하며 상기 내층 회로와 일부에서 접속하는 상기 제1 구리층을 갖는 상기 적층체를 얻은 후,
상기 적층체에서의 상기 제1 구리층 상에, 상기 도체 회로로 되어야 할 부분을 제외하고 상기 레지스트를 형성하는, 반도체 칩 탑재용 기판의 제조 방법. - 제3항에 있어서, 상기 수지 부착 동박에서의 상기 동박의 두께가 5㎛ 이하인 것을 특징으로 하는, 반도체 칩 탑재용 기판의 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 레지스트 형성 공정에 있어서,
내층 회로를 표면에 갖는 내층판 상에, 도전성을 갖지 않는 필름을 적층하여 절연층을 형성하고,
상기 내층판 상에 적층된 상기 절연층에, 상기 내층 회로의 일부가 노출되도록 비어 홀을 형성하고,
상기 절연층 및 상기 비어 홀 내를 덮도록 무전해 구리 도금에 의해 구리 도금층을 형성하여, 상기 구리 도금층을 포함하며 상기 내층 회로와 일부에서 접속하는 상기 제1 구리층을 갖는 상기 적층체를 얻은 후,
상기 적층체에서의 상기 제1 구리층 상에, 상기 도체 회로로 되어야 할 부분을 제외하고 상기 레지스트를 형성하는, 반도체 칩 탑재용 기판의 제조 방법. - 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 도체 회로 형성 공정 후, 상기 니켈층 형성 공정 전에, 상기 도체 회로의 일부가 노출되도록 하여 상기 레지스트 및 상기 도체 회로를 덮는 상부 레지스트를 더 형성하는 상부 레지스트 형성 공정을 갖고,
상기 니켈층 형성 공정에 있어서, 상기 상부 레지스트로부터 노출된 부분의 상기 도체 회로 상에 상기 니켈층을 형성하고,
상기 레지스트 제거 공정에 있어서, 상기 레지스트 및 상기 상부 레지스트 둘다를 제거하는, 반도체 칩 탑재용 기판의 제조 방법. - 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 니켈층 형성 공정 후, 상기 금층 형성 공정 전에, 상기 니켈층 상에 코발트, 팔라듐, 백금, 금으로 이루어지는 군으로부터 선택되는 적어도 1종의 금속을 포함하는 금속층을, 무전해 도금 또는 전해 도금에 의해 형성하는 금속층 형성 공정을 갖는, 반도체 칩 탑재용 기판의 제조 방법.
- 제2항 내지 제7항 중 어느 한 항에 있어서, 상기 솔더 레지스트 형성 공정 후, 상기 금층 형성 공정 전에, 상기 솔더 레지스트로부터 노출된 상기 니켈층이 형성된 상기 도체 회로 상에, 무전해 팔라듐 도금에 의해 팔라듐층을 형성하는 금속층 형성 공정을 갖는, 반도체 칩 탑재용 기판의 제조 방법.
- 제8항에 있어서, 상기 금속층 형성 공정에 있어서, 상기 팔라듐층을, 치환 팔라듐 도금을 행한 후, 환원형의 팔라듐 도금을 행함으로써 형성하는, 반도체 칩 탑재용 기판의 제조 방법.
- 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 금층 형성 공정에 있어서, 상기 무전해 금 도금을, 환원제를 포함하는 무전해 금 도금액을 이용하여 행하고, 상기 환원제로서 산화에 의해 수소 가스를 발생시키지 않는 것을 이용하는, 반도체 칩 탑재용 기판의 제조 방법.
- 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 금층 형성 공정에 있어서, 상기 금층을, 치환 금 도금을 행한 후, 환원형의 금 도금을 행함으로써 형성하는, 반도체 칩 탑재용 기판의 제조 방법.
- 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 금층의 두께가 0.005㎛ 이상인 반도체 칩 탑재용 기판의 제조 방법.
- 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 도체 회로의 적어도 일부가 땜납 접속용 단자 또는 와이어 본딩용 단자인 반도체 칩 탑재용 기판의 제조 방법.
- 제1항 내지 제13항 중 어느 한 항에 기재된 반도체 칩 탑재용 기판의 제조 방법에 의해 얻어지는 반도체 칩 탑재용 기판.
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