KR20160022346A

KR20160022346A - 광전자 구조체

Info

Publication number: KR20160022346A
Application number: KR1020167001137A
Authority: KR
Inventors: 콘라드 바그너; 위르겐 홀츠
Original assignee: 오스람 옵토 세미컨덕터스 게엠베하
Priority date: 2013-06-20
Filing date: 2014-05-15
Publication date: 2016-02-29
Also published as: TW201511365A; CN105284194A; CN105284194B; KR102180735B1; DE102013211640A1; US20160111803A1; WO2014202291A1; TWI594468B; US9991621B2; JP6318241B2; JP2016524331A

Abstract

광전자 구조체는 제1 인쇄 회로 보드 및 제2 인쇄 회로 보드를 포함한다. 광전자 반도체 칩이 제1 인쇄 회로 보드 상에 배치된다. 제1 전기 접촉 표면 및 제2 전기 접촉 표면이 제1 인쇄 회로 보드의 표면 상에 형성된다. 제1 대향 접촉 표면 및 제2 대향 접촉 표면이 제2 인쇄 회로 보드의 표면 상에 형성된다. 제1 인쇄 회로 보드 및 제2 인쇄 회로 보드는, 제1 인쇄 회로 보드의 표면이 제2 인쇄 회로 보드의 표면을 마주보고 제1 대향 접촉 표면이 제1 접촉 표면에 도전성 접속되고 제2 대향 접촉 표면이 제2 접촉 표면에 도전성 접속되도록 서로 접속하기 위해 제공된다.

Description

광전자 구조체{OPTOELECTRONIC ARRANGEMENT}

본 발명은 특허 청구항 1에 청구된 것과 같은 광전자 구조체에 관한 것이다.

본 발명은 그 개시 내용이 여기에 참고로 포함된 독일 특허 출원 10 2013 211 640.3의 우선권을 주장한다.

회로 보드 상에 배치된 광전자 반도체 칩을 포함하는 광전자 구조체들이 종래 기술로부터 공지되어 있다. 광전자 반도체 칩은 예를 들어, 발광 다이오드(LED 칩)일 수 있다. 이러한 광전자 구조체들의 전기적 접촉을 위해, 전기 도체들이 회로 보드 상에 배치된 땜납 접촉들(solder contacts) 상에 직접 납땜될 수 있다. 대안으로서, 회로 보드는 전기 커넥터, 예를 들어 SMD 설계에서의 잭 커넥터를 구비할 수 있다.

전기 커넥터는 이 경우에 광전자 반도체 칩 전 또는 후에 한 번에 회로 보드 상에 배치될 수 있다. 전기 커넥터가 광전자 반도체 칩 전에 회로 보드 상에 배치되면, 이 커넥터는 후속 공정 단계들 동안 간섭을 일으킬 수 있다. 전기 커넥터가 광전자 반도체 칩 후에 회로 보드 상에 배치되면, 이것은 이 때에 이미 분리된 소자 상에 이루어져야 하므로, 높은 지출을 수반한다.

다른 응용들을 위한 광전자 구조체들에 다른 전기 커넥터들을 제공하는 것이 공지되어 있다. 이 경우에, 다른 커넥터들을 구비한 광전자 구조체들은 다른 것들과 관련하여 동일한 방식으로 구성될 수 있다. 그 외의 동일한 광전자 구조체들이 다른 전기 커넥터들을 갖추어야 할 필요성은 광전자 구조체들의 제조를 위해 필요한 비용을 증가시킨다.

본 발명의 목적은 광전자 구조체를 제공하는 것이다. 이 목적은 청구항 1의 특징들을 갖는 광전자 구조체에 의해 달성된다. 다양한 개선들이 종속 청구항들에서 명시된다.

광전자 구조체는 제1 회로 보드 및 제2 회로 보드를 포함한다. 이 경우에, 광전자 반도체 칩은 제1 회로 보드 상에 배치된다. 제1 전기 접촉 표면 및 제2 전기 접촉 표면은 제1 회로 보드의 표면 상에 형성된다. 제1 결합 접촉 표면 및 제2 결합 접촉 표면은 제2 회로 보드의 표면 상에 형성된다. 제1 회로 보드와 제2 회로 보드는 제1 회로 보드의 표면이 제2 회로 보드의 표면을 향해 마주보고, 제1 결합 접촉 표면이 제1 접촉 표면에 도전성 접속되고 제2 결합 접촉 표면이 제2 접촉 표면에 도전성 접속되는 방식으로 서로 접속되는 것으로 되어 있다. 광전자 구조체의 제1 회로 보드 상에 배치된 광전자 반도체 칩은 이 경우에 예를 들어, 발광 다이오드 칩(LED 칩)일 수 있다. 이 광전자 구조체의 제2 회로 보드는 그 위에 배치된 광전자 반도체 칩과의 제1 회로 보드의 전기적 접촉에 유리하게 사용될 수 있다. 이 목적을 위해, 광전자 구조체의 제1 회로 보드와 제2 회로 보드는 제1 회로 보드의 접촉 표면들과 제2 회로 보드의 결합 접촉 표면들 사이에 도전성 접점들이 있는 방식으로 서로 접속될 수 있다. 유리하게는, 광전자 구조체의 제1 회로 보드는 다르게 구성된 제2 회로 보드들과 조합될 수 있는 코어 소자를 형성할 수 있다. 이것은 제1 회로 보드에 다른 전기적 인터페이스들을 제공하는 것을 가능하게 한다. 이 방식으로, 광전자 구조체는 다른 응용들에 유리하게 사용될 수 있다. 추가의 장점은 광전자 구조체의 제1 회로 보드는 전기 커넥터를 구비할 필요가 없으므로, 전기 커넥터는 제1 회로 보드의 제조와 간섭할 수 없다는 것이다. 이것은 유리하게는 제1 회로 보드의 제조를 간소화한다.

광전자 구조체의 한 실시예에서, 제2 회로 보드는 전기 커넥터를 포함한다. 이 경우에, 전기 커넥터의 전기 접속 소자는 제1 결합 접촉 표면에 도전성 접속된다. 유리하게는, 제2 회로 보드의 전기 커넥터는 광전자 구조체의 전기 접촉에 사용될 수 있다. 광전자 구조체의 제1 회로 보드와 제2 회로 보드가 서로 접속될 때, 제2 회로 보드의 제1 결합 접촉 표면 및 제1 회로 보드의 제1 접촉 표면을 통해 전기 커넥터의 전기 접속 소자와 광전자 반도체 칩 사이에 도전성 접속이 있다.

광전자 구조체의 한 실시예에서, 전기 커넥터는 잭 커넥터로서, 절연 피어싱 접속 장치로서, 나사 접촉으로서, 또는 땜납 핀으로서 구성된다. 유리하게는, 광전자 구조체의 제2 회로 보드의 전기 커넥터는 이 방식으로 특정한 응용에 최적화될 수 있다.

광전자 구조체의 한 실시예에서, 제2 회로 보드는 제1 결합 접촉 표면에 도전성 접속된 제1 땜납 접촉 표면을 포함한다. 이 경우에, 제2 회로 보드는 제2 결합 접촉 표면에 도전성 접속된 제2 땜납 접촉 표면을 더 포함한다. 제2 회로 보드의 제1 땜납 접촉 표면 및 제2 땜납 접촉 표면은 이 경우에 광전자 구조체의 전기적 접촉에 사용될 수 있다. 예를 들어, 전기 도체들은 광전자 구조체의 제2 회로 보드의 제1 땜납 접촉 표면 및 제2 땜납 접촉 표면 상에 납땜될 수 있다. 이 방식으로, 전기 커넥터는 광전자 구조체의 전기 접촉을 위해 요구되지 않는다. 이것은 광전자 구조체가 특히 조밀하고 경제적으로 구성될 수 있다는 장점을 제공한다.

광전자 구조체의 한 실시예에서, 제1 회로 보드와 제2 회로 보드는 탄력있는 가요성 고정 수단에 의해 서로 접속되는 것으로 되어 있다. 유리하게는, 탄력있는 가요성 고정 수단에 의해, 제2 회로 보드의 제1 결합 접촉 표면과 제1 회로 보드의 제1 접촉 표면 사이뿐만 아니라, 제2 회로 보드의 제2 결합 접촉 표면과 제1 회로 보드의 제2 접촉 표면 사이에 신뢰할만한 전기 접속이 보장될 수 있다. 탄력있는 가요성 고정 수단은 이 경우에 광전자 구조체의 제1 회로 보드와 제2 회로 보드의 열적 팽창들을 유리하게 보상할 수 있다. 이렇게 하여, 여러 번의 가열 및 냉각 주기들에 걸쳐 제2 회로 보드의 결합 접촉 표면들과 제1 회로 보드의 접촉 표면들 사이에 신뢰할만한 전기 접속들이 유리하게 보장된다.

광전자 구조체의 한 실시예에서, 제1 회로 보드와 제2 회로 보드는 나사 접속에 의해 서로 접속되는 것으로 되어 있다. 유리하게는, 나사 접속은 광전자 구조체의 제1 회로 보드와 제2 회로 보드를 서로 영구적으로 신뢰성있게 접속하는 간단하고 경제적으로 생산할 수 있는 가능성을 제공한다. 나사 접속은 이 경우에 하나 이상의 나사를 포함할 수 있다. 나사 접속의 나사들은 제1 회로 보드와 제2 회로 보드의 열 팽창 계수들에 적응되는 열 패창 계수들을 가질 수 있게 되어, 제1 회로 보드와 제2 회로 보드 사이의 신뢰할만한 접속, 특히 광전자 구조체의 회로 보드들의 가열 또는 냉각의 경우에도, 제2 회로 보드의 결합 접촉 표면들과 제1 회로 보드의 접촉 표면들 사이에 신뢰할만한 전기 접속을 보장한다.

광전자 구조체의 한 실시예에서, 제1 회로 보드와 제2 회로 보드는 클램프 접속에 의해 서로 접속되는 것으로 되어 있다. 유리하게는, 클램프 접속은 광전자 구조체의 제1 회로 보드와 제2 회로 보드를 서로 접속하는 간단하게 장착할 수 있고 경제적으로 생산할 수 있는 가능성을 나타낸다. 클램프 접속은 이 경우에 유리하게는 탄력있는 가요성으로 되도록 구성될 수 있다.

광전자 구조체의 한 실시예에서, 제2 회로 보드와 제1 회로 보드가 서로 접속될 때, 제1 전기 결합 접촉 표면은 제1 전기 접촉 표면에 대해 가압되고, 제2 전기 결합 접촉 표면은 제2 전기 접촉 표면에 대해 가압된다. 유리하게는, 그러므로, 제1 결합 접촉 표면과 제1 접촉 표면 사이뿐만 아니라 제2 결합 접촉 표면과 제2 접촉 표면 사이에 직접적인 도전성 접속이 있다. 유리하게는, 광전자 구조체는 그래서 특히 낮은 전체 높이를 갖는다.

광전자 구조체의 한 실시예에서, 광전자 구조체는, 제2 회로 보드와 제1 회로 보드가 서로 접속될 때, 제1 결합 접촉 표면과 제1 접촉 표면 사이 및/또는 제2 결합 접촉 표면과 제2 접촉 표면 사이에 배치되는 것으로 되어 있는 도전성 소자를 포함한다. 유리하게는, 도전성 소자는 다르게 강한 열적 팽창들로 인해 광전자 구조체의 제1 회로 보드와 제2 회로 보드의 길이 변화들을 보상할 수 있다. 이 방식으로, 광전자 구조체의 회로 보드들의 가열 및 냉각의 경우에도, 광전자 구조체의 제2 회로 보드의 결합 접촉 표면들과 제1 회로 보드의 접촉 표면들 사이에 신뢰할만한 전기 접속들이 보장된다.

광전자 구조체의 한 실시예에서, 제1 접촉 표면, 제2 접촉 표면, 제1 결합 접촉 표면 및/또는 제2 결합 접촉 표면은 연성이 있는 재료를 포함한다. 유리하게는, 연성이 있는 재료는 제1 접촉 표면, 제2 접촉 표면, 제1 결합 접촉 및/또는 제2 결합 접촉 표면의 가능한 높이 차이들을 보상할 수 있다. 이 방식으로, 유리하게는, 이러한 가능한 높이 차이들이 있는 경우에도, 광전자 구조체의 제2 회로 보드의 결합 접촉 표면들과 제1 회로 보드의 접촉 표면들 사이에 신뢰할만한 전기 접촉들이 보장된다.

광전자 구조체의 한 실시예에서, 제1 회로 보드는 제1 접촉 표면과 제2 접촉 표면 사이에 배치된 슬롯을 포함한다. 대안으로서 또는 부가하여, 제2 회로 보드는 제1 결합 접촉 표면과 제2 결합 접촉 표면 사이에 배치된 슬롯을 포함한다. 유리하게는, 제1 회로 보드 및/또는 제2 회로 보드에 배치된 슬롯은 제1 회로 보드와 제2 회로 보드의 열적 팽창들로 인한 제1 회로 보드와 제2 회로 보드의 길이 변화들을 보상할 수 있으므로, 광전자 구조체의 회로 보드들의 가열 및 냉각의 경우에도 광전자 구조체의 제2 회로 보드의 결합 접촉 표면들과 제1 회로 보드의 접촉 표면들 사이의 신뢰할만한 전기 접속들이 보장된다.

광전자 구조체의 한 실시예에서, 제1 회로 보드는 제3 전기 접촉 표면을 포함한다. 이 경우, 제2 회로 보드는 제3 전기 결합 접촉 표면을 포함한다. 제1 회로 보드와 제2 회로 보드는 제3 결합 접촉 표면이 제3 접촉 표면에 도전성 접속되는 방식으로 서로 접속되는 것으로 되어 있다. 유리하게는, 광전자 구조체의 제3 전기 접속은 제3 전기 접촉 표면 제3 전기 결합 접촉 표면에 의해 제공될 수 있다.

광전자 구조체의 한 실시예에서, 제1 회로 보드는 금속 코어 회로 보드로서 구성된다. 유리하게는, 광전자 구조체의 제1 회로 보드는 그래서 높은 열 전도도를 갖는다. 이것은 광전자 구조체의 제1 회로 보드가 광전자 반도체 칩에 의해 발생된 폐열을 효과적으로 소멸하게 한다. 이 방식으로, 광전자 반도체 칩의 과열이 방지된다.

광전자 구조체의 한 실시예에서, 제2 회로 보드는 FR4 회로 보드로서 구성된다. 유리하게는, 제2 회로 보드는 그래서 간단하고 경제적으로 생산될 수 있다.

광전자 구조체의 한 실시예에서, 추가 소자가 제1 회로 보드 상에 배치된다. 추가 소자는 이 경우에 열전쌍으로서, NTC 써미스터로서, 휘도를 측정하는 소자로서, 인코딩 소자로서, 또는 추가 광전자 반도체 칩으로서 구성된다. 추가 광전자 반도체 칩은 이 경우에 광전자 구조체의 광학 출력 전력을 증가시키는 데 유리하게 사용될 수 있다. 인코딩 소자는 광전자 구조체의 광전자 반도체 칩의 컬러 로커스, 휘도, 스펙트럼 분포 또는 온도 이탈을 인코딩하는 데 유리하게 사용될 수 있다. 휘도를 측정하는 소자는 광전자 반도체 칩에 의해 방출된 전자기 복사의 휘도를 측정하는 데 사용될 수 있다. NTC 써미스터는 광전자 구조체의 제1 회로 보드의 위치에서의 온도를 결정하는 데 사용될 수 있다. 열전쌍은 또한 온도를 결정하기 위해 사용될 수 있다.

광전자 구조체의 한 실시예에서, 제3 전기 접촉 표면은 추가 소자에 도전성 접속된다. 유리하게는, 광전자 구조체의 제1 회로 보드의 제1 소자는 다음에 제3 전기 접촉 표면 및 제3 전기 결합 접촉 표면을 통해 전기적으로 접촉될 수 있다.

광전자 구조체의 한 실시예에서, 제1 전기 접촉 표면 및 제2 전기 접촉 표면은 광전자 반도체 칩에 도전성 접속된다. 광전자 구조체의 광전자 반도체 칩은 이 방식으로 제1 전기 결합 접촉 표면 및 제2 전기 결합 접촉 표면뿐만 아니라, 제1 전기 접촉 표면 및 제2 전기 접촉 표면을 통해 외부로부터 전기적으로 유리하게 접촉될 수 있다.

광전자 구조체의 한 실시예에서, 광전자 반도체 칩을 구동하는 구동 전자 장치로서, 광전자 반도체 칩을 보호하는 보호 회로로서, 광전자 반도체 칩의 전기적 또는 열적 모니터링을 위한 모니터팅 회로로서, 광전자 반도체 칩의 이력을 기록하는 모니터 회로서, 및/또는 인코딩 소자로서 구성된 추가 소자가 제2 회로 보드 상에 배치된다. 인코딩 소자는 이 경우에 예를 들어, 광전자 구조체의 광전자 반도체 칩의 컬러 로커스, 휘도, 스펙트럼 분포 또는 온도 이탈을 인코드할 수 있다.

본 발명의 전술한 특성들, 특징들 및 장점들뿐만 아니라 그들이 달성되는 방식은 개략적 도시로 나타낸 도면과 관련하여 보다 상세히 설명될, 예시적인 실시예들의 다음의 설명과 관련하여 보다 분명하고 포괄적으로 이해될 것이다.
도 1은 제1 광전자 구조체의 제1 소자 회로 보드의 평면도를 도시하고;
도 2는 제1 광전자 구조체의 제1 접속 회로 보드의 평면도를 도시하고;
도 3은 제1 소자 회로 보드 및 제1 접속 회로 보드를 갖는 제1 광전자 구조체의 평면도를 도시하고;
도 4는 제1 소자 회로 보드 및 제1 접속 회로 보드를 갖는 제1 광전자 구조체의 측면도를 도시하고;
도 5는 제2 광전자 구조체의 제2 접속 회로 보드의 평면도를 도시하고;
도 6은 제1 소자 회로 보드 및 제2 접속 회로 보드를 갖는 제2 광전자 구조체의 평면도를 도시하고;
도 7은 제1 소자 회로 보드 및 제2 접속 회로 보드를 갖는 제2 광전자 구조체의 측면도를 도시하고;
도 8은 제3 광전자 구조체의 제2 소자 회로 보드의 평면도를 도시하고;
도 9는 제3 광전자 구조체의 제3 접속 회로 보드의 평면도를 도시하고;
도 10은 제2 고정 수단을 갖는 제4 광전자 구조체의 측면도를 도시하고;
도 11은 제3 고정 수단을 갖는 제5 광전자 구조체의 측면도를 도시하고;
도 12는 제4 고정 수단을 갖는 제6 광전자 구조체의 측면도를 도시하고;
도 13은 제7 광전자 구조체의 제4 접속 회로 보드의 평면도를 도시한다.

도 1 내지 4는 제1 광전자 구조체(10)의 소자들을 도시한다. 제1 광전자 구조체(10)는 예를 들어, 발광 다이오드 구조체일 수 있다.

도 1은 제1 광전자 구조체(10)의 제1 소자 회로 보드(100)의 개략 평면도를 도시한다. 제1 소자 회로 보드(100)는 또한 인쇄 회로 보드 또는 PCB라고 할 수도 있다. 제1 소자 회로 보드(100)는 예를 들어, 그 내부에 금속화가 배치된 금속 코어 회로 보드로서 구성될 수 있다. 이 경우에, 제1 소자 회로 보드(100)는 유리하게는 높은 열 전도도를 갖는다.

제1 전기 접촉 표면(110) 및 제2 전기 접촉 표면(120)은 제1 소자 회로 보드(100)의 표면(101) 상에 형성된다. 제1 전기 접촉 표면(110) 및 제2 전기 접촉 표면(120)은 각각 평탄 금속화들로서 구성된다. 제1 전기 접촉 표면(110)은 예를 들어, 제1 소자 회로 보드(100)의 표면(101) 상에 배치된 금속화에 의해 형성될 수 있다. 제1 전기 접촉 표면(110)은 다음에 제1 소자 회로 보드(100)의 선택적 금속 코어와 전기적으로 절연된다. 제2 전기 접촉 표면(120)은 마찬가지로 제1 소자 회로 보드(100)의 표면(101) 상에 배치된 금속화에 의해 형성될 수 있다. 이 경우에, 제2 전기 접촉 표면(120)은 마찬가지로 제1 소자 회로 보드(100)의 선택적 금속 코어와 전기적으로 절연된다. 그러나, 제2 전기 접촉 표면(120)은 또한, 제1소자 회로 보드(100)가 금속 코어 회로 보드로서 구성될 때, 제1 소자 회로 보드(100)의 금속 코어의 노출된 부분에 의해 형성될 수 있다. 이 경우에, 제1 소자 회로 보드(100)의 제2 전기 접촉 표면(120)은 제1 소자 회로 보드(100)의 금속 코어에 도전성 접속된다.

도 1에 나타낸 것과 같은 제1 소자 회로 보드(100)의 예에서, 제1 전기 접촉 표면(110) 및 제2 전기 접촉 표면(120)은 둘 다 제1 소자 회로 보드(100)의 동일한 외부 에지에 가깝게 배치된다. 제1 전기 접촉 표면(110)은 장방형으로 구성된 제1 소자 회로 보드(100)의 제1 코너 영역에 배치된다. 제2 전기 접촉 표면(120)은 제1 소자 회로 보드(100)의 제2 코너 영역에 배치된다.

광전자 반도체 칩(130)은 제1 소자 회로 보드(100)의 표면(101) 상에 배치된다. 광전자 반도체 칩(130)은 전자기 복사, 예를 들어 가시 광을 방출하기 위해 구성된다. 광전자 반도체 칩(130)은 예를 들어, 발광 다이오드 칩(LED 칩)일 수 있다. 그러나, 광전자 반도체 칩(130)은 또한 레이저 칩 또는 다른 광전자 반도체 칩일 수 있다.

광전자 반도체 칩(130)은 제1 전기 접촉 표면(110)과 제2 전기 접촉 표면(120)에 도전성 접속된다. 이것은 광전자 반도체 칩(130)을 동작시키기 위해, 제1 전기 접촉 표면(110)과 제2 전기 접촉 표면(120) 사이의 광전자 반도체 칩(130)에 전기 전압을 인가하게 하는 것을 가능하게 한다. 광전자 반도체 칩(130)과 제1 전기 접촉 표면(110) 사이의 도전성 접속은 예를 들어, 본딩 와이어를 포함할 수 있다. 광전자 반도체 칩(130)과 제2 전기 접촉 표면(120) 사이의 도전성 접속은 예를 들어, 제1 소자 회로 보드(100)가 금속 코어 회로 보드로서 구성되는 경우에, 광전자 반도체 칩(130)과 제1 소자 회로 보드(100)의 금속 코어 사이의, 광전자 반도체 칩(130)의 하측 상에 존재하는 도전성 접속에 의해 형성될 수 있다. 그러나, 광전자 반도체 칩(130)은 또한 본딩 와이어 또는 다른 도전성 접속에 의해 제2 전기 접촉 표면(120)에 접속될 수 있다.

제1 소자 회로 보드(100)는 제1 보어(140) 및 제2 보어(150)를 갖는다. 제1 보어(140) 및 제2 보어(150)는 제1 소자 회로 보드(100)의 표면(101)에 대해 수직으로 배향되고 제1 소자 회로 보드(100)를 통해 연장하는 액세스 개구들을 형성한다. 도 1에 도시한 것과 같은 제1 소자 회로 보드(100)의 예에서, 제1 보어(140)는 제1 소자 회로 보드(100)의 제1 코너 영역에 배치되고 제1 전기 접촉 표면(110)을 통해 통과한다. 제2 보어(150)는 제1 소자 회로 보드(100)의 제2 코너 영역에 배치되고 제2 전기 접촉 표면(120)을 통해 통과한다. 그러나, 제1 소자 회로 보드(100)의 다른 위치들에 제1 보어(140) 및 제2 보어(150)를 배열하는 것이 또한 가능하다. 제1 소자 회로 보드(100)는 또한 단지 제1 보어(140) 또는 2개보다 많은 보어(140, 150)를 가질 수 있다.

도 2는 제1 광전자 구조체(10)의 제1 접속 회로 보드(200)의 개략 평면도를 도시한다. 제1 접속 회로 보드(200)는 또한 인쇄 회로 보드 또는 PCB라고 할 수도 있다. 제1 접속 회로 보드(200)는 통상적이고 경제적인 회로 보드 기판, 예를 들어 FR4 기판을 가질 수 있다.

제1 결합 접촉 표면(210) 및 제2 결합 접촉 표면(220)은 제1 접속 회로 보드(200)의 표면(201) 상에 형성된다. 제1 결합 접촉 표면(210) 및 제2 결합 접촉 표면(220)은 각각 평탄 금속화들에 의해 형성된다. 도 2에 도시한 것과 같은 제1 접속 회로 보드(200)의 예에서, 제1 결합 접촉 표면(210) 및 제2 결합 접촉 표면(220)은 제1 접속 회로 보드(200)의 공통 외부 에지에 가깝게 배치된다. 제1 결합 접촉 표면(210)은 이 경우에 제1 접속 회로 보드(200)의 제1 코너 영역에 배치된다. 제2 결합 접촉 표면(220)은 제1 접속 회로 보드(200)의 제2 코너 영역에 배치된다.

전기 커넥터(230)는 제1 접속 회로 보드(200)의 표면(201) 상에 배치된다. 전기 커넥터(230)는 제1 접속 회로 보드(200)의 제1 결합 접촉 표면(210)과 제2 결합 접촉 표면(220)과의 도전성 접속들을 제공하는 것으로 되어 있다. 이 목적을 위해, 전기 커넥터(230)의 제1 전기 접속 소자들(231)은 제1 결합 접촉 표면(210)에 도전성 접속된다. 전기 커넥터(230)의 제2 전기 접속 소자들(232)은 제1 접속 회로 보드(200)의 제2 결합 접촉 표면(220)에 도전성 접속된다. 전기 커넥터(230)의 제1 전기 접속 소자들(231)과 제2 전기 접속 소자들(232)은 예를 들어, 제1 접속 회로 보드(200)의 결합 접촉 표면들(210, 220)과 땜납 접속들에 의해 접속될 수 있다.

전기 커넥터(230)의 접속 측면(233) 상에, 전기 커넥터(230)는 제1 전기 접속 소자들(231)과 제2 전기 접속 소자들(232)과의 도전성 접속들을 제공하므로, 또한 제1 결합 접촉 표면(210)과 제2 결합 접촉 표면(220)과의 도전성 접속들을 제공한다. 도 2에 도시한 것과 같은 제1 접속 회로 보드(200)의 예에서, 전기 커넥터(230)는 잭 커넥터로서 구성된다. 전기 커넥터(230)의 접속 측면(233)은 전기 커넥터(230)의 전기 접속 소자들(231, 232)과 잭 커넥터 결합 피스의 대응하는 접속 소자들 사이의 도전성 접속들을 생성하기 위해 매칭 잭 커넥터 결합 피스에 함께 플러그되는 것으로 되어 있는 잭 커넥터로서 구성된 전기 커넥터(230)의 삽입 측면에 의해 형성된다.

도 2에 도시한 것과 같은 제1 접속 회로 보드(200)의 예에서, 제1 결합 접촉 표면(210)과 제2 결합 접촉 표면(220) 둘 다와의 도전성 접속들을 제공하는 단지 하나의 전기 커넥터(230)가 제공된다. 그러나, 제1 결합 접촉 표면(210) 및 제2 결합 접촉 표면(220)에 접촉하는 별도의 전기 커넥터들을 제공하는 것이 또한 가능할 것이다. 잭 커넥터들 이외에, 전기 커넥터(230), 또는 복수의 전기 커넥터가 예를 들어, 또한 절연 피어싱 접속 장치들로서, 나사 접촉들(단자 블럭들)로서 또는 땜납 핀들로서 구성될 수 있다.

제1 접속 회로 보드(200)는 제1 보어(240) 및 제2 보어(250)를 갖는다. 제1 보어(240) 및 제2 보어(250)는 각각 제1 접속 회로 보드(200)를 통해, 제1 접속 회로 보드(200)의 표면(201)에 수직으로 배향된 개구들로서 연장한다. 제1 보어(240)는 이 경우에 제1 접속 회로 보드(200)의 제1 코너 영역에 배치되고 제1 결합 접촉 표면(210)을 통해 통과한다. 제2 보어(250)는 제1 접속 회로 보드(200)의 제2 코너 영역에 배치되고 제2 결합 접촉 표면(220)을 통해 통과한다. 제1 접속 회로 보드(200)의 제1 보어(240)와 제2 보어(250)의 직경들은 바람직하게는 제1 소자 회로 보드(100)의 제1 보어(140)와 제2 보어(150)의 직경들에 거의 대응한다. 제1 접속 회로 보드(200)의 보어들(240, 250) 사이의 거리는 제1 소자 회로 보드(100)의 제1 보어(140)와 제2 보어(150) 사이의 거리에 거의 대응한다.

제1 광전자 구조체(10)의 제1 소자 회로 보드(100)와 제1 광전자 구조체(10)의 제1 접속 회로 보드(200)는 제1 소자 회로 보드(100)의 표면(101)이 제1 접속 회로 보드(200)의 표면(201)을 향해 마주보고, 제1 접속 회로 보드(200)의 제1 결합 접촉 표면(210)이 제1 소자 회로 보드(100)의 제1 접촉 표면(110)에 도전성 접속되고, 제1 접속 회로 보드(200)의 제2 결합 접촉 표면(220)이 제1 소자 회로 보드(100)의 제2 전기 접촉 표면(120)에 도전성 접속되는 방식으로 서로 접속되는 것으로 되어 있다. 도 3은 제1 광전자 구조체(10)의 서로 접속된 회로 보드들(100, 200)의 개략 평면도를 도시한다. 도 4는 제1 광전자 구조체(10)의 서로 접속된 회로 보드들(100, 200)의 개략 측면도를 도시한다.

제1 광전자 구조체(10)의 제1 소자 회로 보드(100)와 제1 접속 회로 보드(200)는 서로 제1 고정 수단(300)에 의해 접속된다. 제1 고정 수단(300)은 나사 접속으로서 구성되고, 도 3 및 4에 도시한 예에서, 제1 나사(310) 및 제2 나사(320)를 포함한다. 그러나, 다른 수의 나사들이 마찬가지로 가능할 것이다. 제1 나사(310)는 제1 소자 회로 보드(100)의 제1 보어(140) 및 제1 접속 회로 보드(200)의 제1 보어(240)를 통해 연장한다. 제2 나사(320)는 제1 소자 회로 보드(100)의 제2 보어(150) 및 제1 접속 회로 보드(200)의 제2 보어(250)를 통해 연장한다. 제1 고정 수단(300)의 제1 나사(310) 및 제2 나사(320)는 도 3 및 4에 나타내지 않았지만, 너트에 의해 각각 고정될 수 있다.

도 3 및 4에 도시한 제1 접속 회로 보드(200)와 제1 소자 회로 보드(100)의 접속된 상태에서, 제1 접속 회로 보드(200)의 제1 결합 접촉 표면(210)은 제1 전기 접촉 표면(110)에 도전성 접속된다. 이 방식으로, 제1 접속 회로 보드(200)의 전기 커넥터(230)와 제1 소자 회로 보드(100)의 광전자 반도체 칩(130) 사이에 도전성 접속이 있다. 제1 접속 회로 보드(200)의 제2 결합 접촉 표면(220)은 제2 결합 접촉 표면(220)과 제2 전기 접촉 표면(120) 사이에 도전성 접속이 있는 방식으로 제2 전기 접촉 표면(120)에 대해 가압된다. 이 방식으로, 제1 접속 회로 보드(200)의 전기 커넥터(230)와 제1 소자 회로 보드(100)의 광전자 반도체 칩(130) 사이에 또한 도전성 접속이 있다.

제1 소자 회로 보드(100)의 제1 전기 접촉 표면(110), 제1 소자 회로 보드(100)의 제2 전기 접촉 표면(120), 제1 접속 회로 보드(200)의 제1 결합 접촉 표면(210) 및/또는 제1 접속 회로 보드(200)의 제2 결합 접촉 표면(220)은 결합 접촉 표면들(210, 220)과 전기 접촉 표면들(110, 120)이 함께 가압될 때 변형하는 연성이 있는 재료를 포함할 수 있게 되어, 가능한 높이 차이들을 보상한다. 연성이 있는 재료는 예를 들어, 주석 땜납을 포함할 수 있다.

도 5 내지 7은 제2 광전자 구조체(20)의 소자들을 도시한다. 제2 광전자 구조체(20)는 도 1 내지 4의 제1 광전자 구조체(10)와 대응 관계들을 갖는다. 제1 광전자 구조체(10)에 존재하는 소자들에 대응하는 제2 광전자 구조체(20)의 소자들은 도 5 내지 7에서 도 1 내지 4과 동일한 참조 번호들로 표시되고, 이후 더 이상 상세히 설명되지 않는다. 제2 광전자 구조체(20)와 제1 광전자 구조체(10) 사이의 차이들만이 설명된다.

도 5는 제2 광전자 구조체(20)의 제2 접속 회로 보드(1200)의 개략 평면도를 도시한다. 제2 접속 회로 보드(1200)는 제1 광전자 구조체(10)의 제1 접속 회로 보드(200)를 대체한다. 전기 커넥터(230) 대신에, 제2 접속 회로 보드(1200)는 제1 땜납 접촉 표면(1210) 및 제2 땜납 접촉 표면(1220)을 갖는다. 제1 땜납 접촉 표면(1210)은 제1 결합 접촉 표면(210)에 도전성 접속된다. 도시한 예에서, 제1 땜납 접촉 표면(1210)과 제1 결합 접촉 표면(210)은 서로 평탄하게 연속적으로 합쳐진다. 제2 땜납 접촉 표면(1220)은 제2 결합 접촉 표면(220)에 도전성 접속된다. 도시한 예에서, 제2 땜납 접촉 표면(1220)과 제2 결합 접촉 표면(220)은 서로 평탄하게 연속적으로 합쳐진다.

제2 접속 회로 보드(1200)의 제1 땜납 접촉 표면(1210)과 제2 땜납 접촉 표면(1220)은 각각 전기 도체들을 납땜하는 것으로 되어 있다. 도 5에서, 예를 들어, 제1 도체(1215)는 제1 땜납 접촉 표면(1210)에 납땜된다. 예시적인 도시에서, 제2 도체(1225)는 제2 땜납 접촉 표면(1220)에 납땜된다.

제2 접속 회로 보드(1200) 이외에, 제2 광전자 구조체(20)는 도 1의 제1 소자 회로 보드(100)를 포함한다.

도 6은 제1 소자 회로 보드(100)가 제1 고정 수단(300)에 의해 제2 접속 회로 보드(1200)에 접속된 상태에서의 제2 광전자 구조체(20)의 개략 평면도를 도시한다. 도 7은 제2 접속 회로 보드(1200)가 제1 소자 회로 보드(100)에 접속된 제2 광전자 구조체(20)의 개략 측면도를 도시한다. 제2 광전자 구조체(20)의 제2 접속 회로 보드(1200)의 표면(201)은 제2 광전자 구조체(20)의 제1 소자 회로 보드(100)의 표면(101)을 향해 마주본다. 제2 접속 회로 보드(1200)의 제1 결합 접촉 표면(210)은 제1 소자 회로 보드(100)의 제1 전기 접촉 표면(110)에 대해 가압되므로, 제1 결합 접촉 표면(210)과 제1 전기 접촉 표면(110) 사이에 도전성 접속이 있다. 제2 접속 회로 보드(1200)의 제2 결합 접촉 표면(220)은 제1 소자 회로 보드(100)의 제2 전기 접촉 표면(120)에 대해 가압되므로, 제2 결합 접촉 표면(220)과 제2 전기 접촉 표면(120) 사이에 도전성 접속이 있다. 이 방식으로, 제2 광전자 구조체(20)에서, 제1 소자 회로 보드(100) 상에 배치된 광전자 반도체 칩(130)은 제2 접속 회로 보드(1200)에 접속된 제1 도체(1215) 및 제2 접속 회로 보드(1200)에 접속된 제2 도체(1225)를 통해 접촉될 수 있다.

도 8 및 9는 제3 광전자 구조체(30)의 소자들의 개략적 표시들을 도시한다. 제3 광전자 구조체(30)는 도 1 내지 4의 제1 광전자 구조체(10)와 대응 관계들을 갖는다. 제1 광전자 구조체(10)에 존재하는 소자들에 대응하는 제3 광전자 구조체(30)의 소자들은 도 8 및 9에서 도 1 내지 4와 동일한 참조 번호들로 표시되고 이후 더 이상 상세히 설명되지 않는다. 제3 광전자 구조체(30)와 제1 광전자 구조체(10) 사이의 차이들만이 설명된다.

도 8은 제3 광전자 구조체(30)의 제2 소자 회로 보드(2100)의 평면도를 도시한다. 제2 소자 회로 보드(2100)는 제1 소자 회로 보드(100)를 대체한다. 제1 전기 접촉 표면(110) 및 제2 전기 접촉 표면(120)에 부가하여, 제2 소자 회로 보드(2100)는 제3 전기 접촉 표면(2130) 및 제4 전기 접촉 표면(2140)을 갖는다. 제3 전기 접촉 표면(2130) 및 제4 전기 접촉 표면(2140)은 제1 전기 접촉 표면(110) 및 제2 전기 접촉 표면(120)과 마찬가지로, 제2 소자 회로 보드(2100)의 표면(101) 상에 형성된다. 제2 소자 회로 보드(2100)의 제1 전기 접촉 표면(110), 제2 전기 접촉 표면(120), 제3 전기 접촉 표면(2130) 및 제4 전기 접촉 표면(2140)은 각각 서로 전기적으로 절연된다.

광전자 반도체 칩(130)에 부가하여, 제2 소자 회로 보드(2100)는 또한 제2 소자 회로 보드(2100)의 표면(101) 상에 배치된 추가 소자(2160)를 갖는다. 추가 소자(2160)는 제3 전기 접촉 표면(2130) 및 제4 전기 접촉 표면(2140)에 도전성 접속되므로, 추가 소자(2160)는 제3 전기 접촉 표면(2130) 및 제4 전기 접촉 표면(2140)을 통해 전류 및 전압을 수신할 수 있다. 광전자 반도체 칩(130)과 제2 소자 회로 보드(2100)의 추가 소자(2160)가 공통 접지 접촉을 공유하는 방식으로 광전자 반도체 칩(130) 및 제2 소자 회로 보드(2100)의 추가 소자(2160)를 제2 소자 회로 보드(2100)의 전기 접촉 표면들(110, 120, 2130, 2140)에 접속시키는 것이 또한 가능하다. 이 경우에, 제2 소자 회로 보드(2100)의 전기 접촉 표면들(110, 120, 2130, 2140) 중 하나는 생략될 수 있거나 다른 목적을 위해 사용될 수 있다.

제2 소자 회로 보드(2100)의 추가 소자(2160)는 예를 들어, 추가 광전자 반도체 칩일 수 있다. 추가 소자(2160)는 또한 열전쌍 또는 NTC 써미스터일 수 있다. 이 경우에, 추가 소자(2160)는 제2 소자 회로 보드(2100)의 위치에서의 온도, 예를 들어 광전자 반도체 칩(130)의 온도를 모니터하는 데 사용될 수 있다. 제2 소자 회로 보드(2100)의 추가 소자(2160)는 또한 휘도를 측정하는 소자일 수 있다. 이 경우에, 추가 소자(2160)는 제2 소자 회로 보드(2100)의 광전자 반도체 칩(130)에 의해 방출된 전자기 복사의 휘도를 측정하는 데 사용될 수 있다. 제2 소자 회로 보드(2100)의 추가 소자(2160)는 또한 예를 들어 제2 소자 회로 보드(2100)의 광전자 반도체 칩(130)의 컬러 로커스, 휘도, 스펙트럼 분포 또는 온도 이탈을 인코드하는 데 사용되는 인코딩 소자일 수 있다. 인코딩 소자를 형성하는 추가 소자(2160)는 이 경우에, 예를 들어, 저항기 망으로서 구성될 수 있다. 제3 광전자 구조체(30)의 제2 소자 회로 보드(2100)의 추가 소자(2160)는 또한 다른 능동 또는 수동 소자일 수 있다.

제2 소자 회로 보드(2100)는 제2 소자 회로 보드(2100)의 외부 에지로부터 제2 소자 회로 보드(2100) 내로 연장하는 슬롯(2150)을 갖는다. 슬롯(2150)은 제2 소자 회로 보드(2100)의 전기 접촉 표면들(110, 120, 2130, 2140)이 그 옆에 배치되는 제2 소자 회로 보드(2100)의 외부 에지 상에 배치된다. 도 8에 도시한 예에서, 제2 소자 회로 보드(2100)의 제1 전기 접촉 표면(110) 및 제3 전기 접촉 표면(2130)은 슬롯(2150)의 한 측면 상에 배치된다. 도 8에 도시한 예에서, 제2 전기 접촉 표면(120) 및 제4 전기 접촉 표면(2140)은 슬롯(2150)의 다른 측면 상에 배치된다. 제2 소자 회로 보드(2100)의 슬롯(2150)은 제2 소자 회로 보드(2100)의 소정의 변형을 가능하게 한다. 특히, 슬롯(2150)은 제2 소자 회로 보드(2100)의 제1 전기 접촉 표면(110)과 제2 전기 접촉 표면(120) 사이의 거리의 변화, 제2 소자 회로 보드(2100)의 제3 전기 접촉 표면(2130)과 제4 전기 접촉 표면(2140) 사이의 거리의 변화, 및 제2 소자 회로 보드(2100)의 제1 보어(140)와 제2 보어(150) 사이의 거리의 변화를 가능하게 한다. 그러므로, 제2 소자 회로 보드(2100)의 슬롯(2150)은 열적 길이 변화들의 보상을 가능하게 한다.

도 9는 제3 광전자 구조체(30)의 제3 접속 회로 보드(2200)의 평면도를 도시한다. 제3 접속 회로 보드(2200)는 제1 접속 회로 보드(200)를 대체한다. 제1 결합 접촉 표면(210) 및 제2 결합 접촉 표면(220)에 부가하여, 제3 접속 회로 보드(2200)는 제3 결합 접촉 표면(220) 및 제4 결합 접촉 표면(2240)을 갖는다. 제3 접속 회로 보드(2200)의 개개의 결합 접촉 표면들(210, 220, 2230, 2240)은 각각 서로로부터 전기적으로 절연된다. 제3 접속 회로 보드(2200)의 전기 커넥터(230)의 제3 전기 접속 소자들(2230)은 예를 들어 땜납 접속들에 의해, 제3 결합 접촉 표면(2230)에 도전성 접속된다. 제3 접속 회로 보드(2200)의 전기 커넥터(230)의 제4 전기 접속 소자들(2234)은 예를 들어, 제4 결합 접촉 표면(2240)에 납땜된 제4 결합 접촉 표면(2240)에 도전성 접속된다. 그러므로, 제3 접속 회로 보드(2200)의 전기 커넥터(230)는 제3 접속 회로 보드(2200)의 제1 결합 접촉 표면(210), 제2 결합 접촉 표면(220), 제3 결합 접촉 표면(2230) 및 제4 결합 접촉 표면(2240)과의 도전성 접속들을 제공한다.

제3 접속 회로 보드(2200)는 제3 접속 회로 보드(2200)의 외부 에지로부터 제3 접속 회로 보드(2200) 내로 연장하는 슬롯(2250)을 갖는다. 슬롯(2250)은 제3 접속 회로 보드(2200)의 결합 접촉 표면들(210, 220, 2230, 2240)이 그 옆에 배치되는 제3 접속 회로 보드(2200)의 그 외부 에지 상에 배치된다. 슬롯(2250)은 이 경우에 제1 결합 접촉 표면(210)과 제2 결합 접촉 표면(2230) 사이뿐만 아니라, 제3 결합 접촉 표면(2230)과 제4 결합 접촉 표면(2240) 사이에 연장한다. 슬롯(2250)은 제3 접속 회로 보드(2200)의 소정의 변형을 가능하게 한다. 이 방식으로, 한 측 상의 제1 결합 접촉 표면(210)과 제3 결합 접촉 표면(2230) 사이, 및 다른 측 상의 제3 접속 회로 보드(2200)의 제2 결합 접촉 표면(220)과 제4 결합 접촉 표면(2240) 사이의 거리의 변화가 가능하게 된다. 또한, 슬롯(2250)은 제3 접속 회로 보드(2200)의 제1 보어(240)와 제2 보어(250) 사이의 거리의 변화를 가능하게 한다. 이것은 열적 길이 변화의 보상을 가능하게 한다.

제3 광전자 구조체(30)의 제2 소자 회로 보드(2100)와 제3 접속 회로 보드(2200)가 서로 접속될 때, 제2 소자 회로 보드(2100)의 표면(110)은 제3 접속 회로 보드(2200)의 표면(201)을 향해 마주본다. 제3 접속 회로 보드(2200)의 제1 결합 접촉 표면(210)은 제2 소자 회로 보드(2100)의 제1 전기 접촉 표면(110)에 대해 가압되므로, 제1 결합 접촉 표면(210)과 제1 전기 접촉 표면(110) 사이에 도전성 접속이 있다. 대응하여, 제2 결합 접촉 표면(220)은 제2 전기 접촉 표면(120)에 대해 가압되고, 제3 결합 접촉 표면(2230)은 제3 전기 접촉 표면(2130)에 대해 가압되고, 제4 결합 접촉 표면(2240)은 제4 전기 접촉 표면(2140)에 대해 가압되므로, 제2 결합 접촉 표면(220)과 제2 전기 접촉 표면(120) 사이, 제3 결합 접촉 표면(2230)과 제3 전기 접촉 표면(2130) 사이, 및 제4 결합 접촉 표면(2240)과 제4 전기 접촉 표면(2140) 사이에 도전성 접속들이 있다. 다시, 전기 접촉 표면들(110, 120, 2130, 2140) 및/또는 결합 접촉 표면들(210, 220, 2230, 2240)은 변형에 의해 소정의 높이 차이들의 보상을 가능하게 하는 연성이 있는 재료를 포함할 수 있다.

제3 광전자 구조체(30)의 제2 소자 회로 보드(2100)의 전기 접촉 표면들(110, 120, 2130, 2140) 중 하나가 생략되면, 제3 광전자 구조체(30)의 제3 접속 회로 보드(2200)의 대응하는 결합 접촉 표면(210, 220, 2230, 2240)이 또한 생략될 수 있다. 4개보다 많은 전기 접촉 표면들(110, 120, 2130, 2140)을 갖는 제2 소자 회로 보드(2100)를 구성하는 것이 또한 가능하다. 이 경우에, 제3 접속 회로 보드(2200)는 또한 대응하여 더 많은 수의 결합 접촉 표면들(210, 220, 2230, 2240)을 또한 가져야 한다.

제3 광전자 구조체(300)의 제2 소자 회로 보드(2100)와 제3 접속 회로 보드(2200)는 서로 다른 열 팽창 계수들을 가질 수 있다. 이 경우에, 제2 소자 회로 보드(2100) 및 제3 접속 회로 보드(2200)는 가열하는 경우에 측방향으로 다른 정도들로 팽창한다. 제2 소자 회로 보드(2100) 및 제3 접속 회로 보드(2200)의 다르게 강한 열적 팽창들은 제2 소자 회로 보드(2100)에 배치된 슬롯(2150) 및/또는 제3 접속 회로 보드(2200)에 배치된 슬롯(2250)에 의해 보상될 수 있다. 이 방식으로, 제2 소자 회로 보드(2100)의 전기 접촉 표면들(110, 120, 2130, 2140)과 제3 접속 회로 보드(2200)의 결합 접촉 표면들(210, 220, 2230, 2240) 사이에 신뢰할만한 전기 접속이 보장되고, 제2 소자 회로 보드(2100) 및 제3 접속 회로 보드(2200)에의 손상이 제2 소자 회로 보드(2100) 및 제3 접속 회로 보드(2200)의 다르게 강한 열적 팽창들의 경우에도 방지된다. 슬롯들(2150, 2250) 중 하나는 또한 생략될 수 있다. 슬롯들(2150, 2250) 대신에, 제3 광전자 구조체(30)의 제2 소자 회로 보드(2100) 및 제3 접속 회로 보드(2200)는 또한 제2 소자 회로 보드(2100)와 제3 접속 회로 보드(2200)의 외부 에지들을 향해 개방되지 않은 가늘고 긴 홀들을 가질 수 있다. 이러한 가늘고 긴 홀들은 또한 회로 보드들(2100, 2200)의 소정의 변형을 가능하게 한다.

가열 중에, 제3 광전자 구조체(30)의 제2 소자 회로 보드(2100) 및 제3 접속 회로 보드(2200)는 또한 제2 소자 회로 보드(2100) 및 제3 접속 회로 보드(2200)의 평면들에 수직인 방향으로 연장한다. 제3 광전자 구조체(30)의 제1 고정 수단(300)의 제1 나사(310) 및 제2 나사(320)는 예를 들어, 제2 소자 회로 보드(2100)의 열 팽창 계수와 제3 접속 회로 보드(2200)의 열 팽창 계수 사이에 놓인 제2 소자 회로 보드(2100)와 제3 접속 회로 보드(2200)의 열 팽창 계수들에 적응되는 열 팽창 계수를 갖는 재료로 이루어질 수 있다. 가열하는 경우에, 제1 고정 수단(300)의 나사들(310, 320)은 그래서 또한 제3 광전자 구조체(30)의 회로 보드들(2100, 2200)의 열적 팽창이 보상되거나 고려되는 길이 변화를 겪는다.

도 10은 제4 광전자 구조체(40)의 개략 측면도를 도시한다. 제4 광전자 구조체(40)은 도 1 내지 4의 제1 광전자 구조체(10)과 대응 관계들을 갖는다. 제1 광전자 구조체(10)에 존재하는 소자들에 대응하는 제4 광전자 구조체의 소자들은 도 10에서 도 1 내지 4와 동일한 참조 번호들로 표시되고 이후 더 이상 상세히 설명되지 않는다. 제4 광전자 구조체(40)와 제1 광전자 구조체(10) 사이의 차이들만이 이후 설명된다.

제4 광전자 구조체(40)는 제1 고정 수단(300)을 대체하는 제2 고정 수단(4300)을 갖는다. 제2 고정 수단(4300)은 제4 광전자 구조체(40)의 제1 소자 회로 보드(100)와 제1 접속 회로 보드(200)를 서로 고정하는 데 사용된다. 제1 고정 수단(300)과 마찬가지로, 제2 고정 수단(4300)은 제1 나사(310) 및 제2 나사(320)를 갖는다. 또한, 각각의 나사(310, 320)에 대해, 제2 고정 수단(4300)은 각각 제1 탄성 소자(4310) 및 제2 탄성 소자(4320)를 갖는다. 탄성 소자들(4310, 4320)은 전기적 가요성 재료를 포함한다. 탄성 소자들(4310, 4320)은 바람직하게는 전기적 절연 재료를 더 포함한다. 탄성 소자들(4310, 4320)은 각각 링의 형태로 구성된다. 제1 나사(310) 및 제2 나사(320)는 각각 그들에 할당된 제1 탄성 소자(4310) 및 그들에 할당된 제2 탄성 소자(4320)를 통해 연장한다. 제4 광전자 구조체(40)의 제1 소자 회로 보드(100) 및 제1 접속 회로 보드(200)는 제2 고정 수단(4300)의 제1 탄성 소자들(4310)과 제2 탄성 소자들(4320) 사이에 배치된다. 탄력있는 가요성 탄성 소자들(4310, 4320)은 제4 광전자 구조체(40)의 제1 소자 회로 보드(100)와 제1 접속 회로 보드(200)의 열적 길이 변화를 보상하는 데 사용된다. 제2 고정 수단(4300)의 간소화된 변형에서, 제1 탄성 소자(4310) 또는 제2 탄성 소자(4320)는 생략될 수 있다.

물론, 제2 고정 수단(4300)은 또한 제2 광전자 구조체(20) 또는 제3 광전자 구조체(30)에서 사용될 수 있었다.

도 11은 제5 광전자 구조체(50)의 개략 측면도를 도시한다. 제5 광전자 구조체(50)는 도 1 내지 4의 제1 광전자 구조체(10)와 대응 관계들을 갖는다. 제1 광전자 구조체(10)에 존재하는 소자들에 대응하는 제5 광전자 구조체(50)의 소자들은 도 11에서 도 1 내지 4와 동일한 참조 번호들로 표시되고 이후 더 이상 상세히 설명되지 않는다. 제5 광전자 구조체(50)와 제1 광전자 구조체(10) 사이의 차이들만이 이후 설명된다.

제5 광전자 구조체(50)는 제1 광전자 구조체(10)의 제1 고정 수단(300)을 대체하는 제3 고정 수단(5300)을 갖는다. 제1 고정 수단(300)과 마찬가지로, 제3 고정 수단(5300)은 제5 광전자 구조체(50)의 제1 소자 회로 보드(100)와 제1 접속 회로 보드(200)를 서로 접속하는 데 사용되는 제1 나사(310) 및 제2 나사(320)를 포함한다. 또한, 제3 고정 수단(5300)은 도전성 소자(5310)를 포함한다. 도전성 소자(5310)는 제1 소자 회로 보드(100)의 표면(101)과 제1 접속 회로 보드(200)의 표면(201) 사이에 배치되고, 열적 길이 변화들, 특히 제5 광전자 구조체(50)의 제1 소자 회로 보드(100)와 제1 접속 회로 보드(200)의 열적 두께 변화들을 보상하는 데 사용된다. 이 목적을 위해, 도전성 소자(5310)는 탄력있는 가요성으로 되도록 구성된다.

도전성 소자(5310)는 제3 고정 수단(5300)의 제1 나사(310) 및 제2 나사(320)가 이를 통해 연장하는 개구들을 갖는다.

도전성 소자(5310)는 서로로부터 전기적으로 절연된 2개의 부분들을 갖는다. 도전성 소자(5310)의 2개의 부분들은 또한 서로로부터 물리적으로 분리될 수 있다. 도전성 소자(5310)의 제1 부분은 제1 소자 회로 보드(100)의 제1 전기 접촉 표면(110)과 제1 접속 회로 보드(200)의 제1 결합 접촉 표면(210) 사이에 배치된다. 도전성 소자(5310)의 제2 부분은 제1 소자 회로 보드(100)의 제2 전기 접촉 표면(120)과 제1 접속 회로 보드(200)의 제2 결합 접촉 표면(220) 사이에 배치된다. 도전성 소자(5310)의 부분들은 이 경우에 각각 제1 소자 회로 보드(100)의 전기 접촉 표면들(110, 120)과 제1 접속 회로 보드(200)의 관련된 결합 접촉 표면들(210, 220) 사이의 도전성 접속들을 생성한다.

2개의 부분이 서로로부터 분리되지 않은 도전성 소자(5310)를 구성하는 것이 또한 가능하다. 이 경우에, 도전성 소자(5310)는 하나의 피스 내에 구성된다. 도전성 소자(5310)는 다음에 하나의 피스 내에서의 연속적인 도전성 소자(5310)에도 불구하고, 제1 전기 접촉 표면(110)과 제1 결합 접촉 표면(210) 사이, 및 제2 전기 접촉 표면(120)과 제2 결합 접촉 표면(220) 사이에 각각 단지 도전성 접속들이 있는 것을 보장하는 등방성 전기 전도도를 갖는다. 이 목적을 위해, 예를 들어, 도전성 소자(5310)는 연한 플라스틱 재료 내에 매립된, 금속 또는 탄소나 흑연과 같은 다른 전도성 재료로 이루어진, 수직 전도성 소자들(비아들)을 가질 수 있다.

제5 광전자 구조체(50)의 제3 고정 수단(5300)은 또한 제2 광전자 구조체(20) 또는 제3 광전자 구조체(30)에서 사용될 수 있다.

도 12는 제6 광전자 구조체(60)의 개략 측면도를 도시한다. 제6 광전자 구조체(60)는 도 1 내지 4의 제1 광전자 구조체(10)와 대응 관계들을 갖는다. 제1 광전자 구조체(10)에 존재하는 소자들에 대응하는 제6 광전자 구조체(60)의 소자들은 도 12에서 도 1 내지 4와 동일한 참조 번호들로 표시되고 이후 더 이상 상세히 설명되지 않는다. 제6 광전자 구조체(60)와 제1 광전자 구조체(10) 사이의 차이들만이 이후 설명된다.

제6 광전자 구조체(60)는 제1 고정 수단(300)을 대체하고 제6 광전자 구조체(60)의 제1 접속 회로 보드(200)에 제1 소자 회로 보드(100)를 접속하는 것으로 되어 있는 제4 고정 수단(6300)을 갖는다. 제4 고정 수단(6300)은 클램프 접속으로서 구성되고, 제1 클램프 턱부(clamp jaw)(6310) 및 제2 클램프 턱부(6320)를 포함한다. 제6 광전자 구조체(60)의 제1 소자 회로 보드(100) 및 제1 접속 회로 보드(200)는 제4 고정 수단(6300)의 제1 클램프 턱부(6310)와 제2 클램프 턱부(6320) 사이에 유지되고 클램프 턱부들(6310, 6320)에 의해 서로에 대해 가압된다. 바람직하게는, 제1 소자 회로 보드(100) 및 제1 접속 회로 보드(200)는 제4 고정 수단(6300)의 클램프 턱부들(6310, 6320)에 의해 서로에 대해 탄력있는 가요성으로 가압되므로, 제1 소자 회로 보드(100)와 제1 접속 회로 보드(200)의 열적 두께 변화들이 보상될 수 있다.

제1 소자 회로 보드(100)의 제1 보어(140) 및 제2 보어(150), 및 제1 접속 회로 보드(200)의 제1 보어(240) 및 제2 보어(250)는 제6 광전자 구조체(60)로부터 생략될 수 있다.

제6 광전자 구조체(60)의 제4 고정 수단(6300)은 또한 제2 광전자 구조체(20) 및 제3 광전자 구조체(30)에서 사용될 수 있다.

제4 고정 수단(6300) 대신에, 제6 광전자 구조체(60)의 제1 소자 회로 보드(100) 및 제1 접속 회로 보드(200)는 또한 다른 고정 수단 또는 다른 고정 방법에 의해 서로 접속될 수 있었다. 예를 들어, 제1 소자 회로 보드(100)와 제1 접속 회로 보드(200)는 저온 납땜에 의해, 접착 본딩에 의해, 은 소결에 의해, 쉬링크다운 튜브(shrinkdown tube) 상의 쉬링킹(shrinking)에 의해, 리베팅(riveting)에 의해, 코킹(caulking)에 의해, 크림핑(crimping)에 의해, 공정 본딩(eutectic bonding)에 의해, 주변 플라스틱 몰딩(molding a plastic around)에 의해, 또는 프레스-피트 접속(press-fit connection)에 의해 서로 접속될 수 있었다. 대응하는 고정 수단 또는 대응하는 고정 방법은 또한 제2 광전자 구조체(20) 및 제3 광전자 구조체(30)에서 사용될 수 있다.

도 13은 제7 광전자 구조체(70)의 제4 접속 회로 보드(3200)의 개략 평면도를 도시한다. 제7 광전자 구조체(70)는 제1 광전자 구조체(10)와 대응 관계들을 갖는다. 제1 광전자 구조체(10)에 존재하는 소자들에 대응하는 제7 광전자 구조체(70)의 소자들은 도 13에서 도 1 내지 4와 동일한 참조 번호들로 표시되고 이후 더 이상 상세히 설명되지 않는다. 제7 광전자 구조체(70)와 제1 광전자 구조체(10) 사이의 차이들만이 이후 제시된다.

제7 광전자 구조체(70)의 제4 접속 회로 보드(3200)는 제1 광전자 구조체(10)의 제1 접속 회로 보드(200)를 대체한다. 제1 접속 회로 보드(200)에 또한 존재하는 소자들 이외에, 추가 소자(3210)가 제4 접속 회로 보드(3200)의 표면(201) 상에 배치된다. 추가 소자(3210)는 제4 접속 회로 보드(3200)의 전기 커넥터(230)의 제3 전기 접속 소자들(3233)에 접속되고, 그래서 전기 커넥터(230)를 통해 전기적으로 접촉될 수 있다.

제4 접속 회로 보드(3200)의 추가 소자(3210)는 제7 광전자 구조체(70)의 제1 소자 회로 보드(100)의 광전자 반도체 칩(130)을 구동하는 구동 전자 장치로서, 제7 광전자 구조체(70)의 제1 소자 회로 보드(100)의 광전자 반도체 칩(130)을 보호하는 보호 회로로서, 제7 광전자 구조체(70)의 제1 소자 회로 보드(100)의 광전자 반도체 칩(30)의 전기적 또는 열적 모니터링을 위한 모니터링 회로로서, 광전자 반도체 칩(130)의 이력을 기록하는 모니터 회로로서 또는 예를 들어, 제7 광전자 구조체(70)의 제1 소자 회로 보드(100)의 광전자 반도체 칩(130)의 컬러 로커스, 휘도, 스펙트럼 분포 또는 온도 이탈을 인코딩하는 인코딩 소자로서 구성될 수 있다. 제4 접속 회로 보드(3200)의 추가 소자(3210)가 모니터 회로로서 구성되면, 추가 소자(3210)는 예를 들어, 광전자 반도체 칩(130)의 많은 동작 시간을 기록하거나, 온도 이탈을 기록하는 데 사용될 수 있다.

도 5의 제2 접속 회로 보드(1200) 및 도 9의 제3 접속 회로 보드(2200)는 제4 접속 회로 보드(3200)와 마찬가지로, 또한 추가 소자(3210)를 갖출 수 있다.

본 발명이 양호한 예시적인 실시예들의 도움으로 상세히 예시되고 설명되었다. 그럼에도 불구하고, 본 발명은 개시된 예들에 한정되지 않는다. 오히려, 다른 변형들이, 본 발명의 보호 범위에서 벗어나지 않고서, 본 기술의 통상의 기술자에 의해 그로부터 도출해 낼 수 있다.

10: 제1 광전자 구조체
20: 제2 광전자 구조체
30: 제3 광전자 구조체
40: 제4 광전자 구조체
50: 제5 광전자 구조체
60: 제6 광전자 구조체
70: 제7 광전자 구조체
100: 제1 소자 회로 보드
101: 표면
110: 제1 전기 접촉 표면
120: 제2 전기 접촉 표면
130: 광전자 반도체 칩
140: 제1 보어
150: 제2 보어
200: 제1 접속 회로 보드
201: 표면
210: 제1 결합 접촉 표면
220: 제2 결합 접촉 표면
230: 전기 커넥터
231: 제1 전기 접속 소자
232: 제2 전기 접속 소자
233: 접속 측면
240: 제1 보어
250: 제2 보어
300: 제1 고정 수단
310: 제1 나사
320: 제2 나사
1200: 제2 접속 회로 보드
1210: 제1 땜납 접촉 표면
1215: 제1 도체
1220: 제2 땜납 접촉 표면
1225: 제2 도체
2100: 제2 소자 회로 보드
2130: 제3 전기 접촉 표면
2140: 제4 전기 접촉 표면
2150: 슬롯
2160: 추가 소자
2200: 제3 접속 회로 보드
2230: 제3 결합 접촉 표면
2233: 제3 전기 접속 소자
2234: 제4 전기 접속 소자
2240: 제4 결합 접촉 표면
2250: 슬롯
3200: 제4 접속 회로 보드
3210: 추가 소자
3233: 제3 전기 접속 소자
4300: 제2 고정 수단
4310: 제1 탄성 소자
4320: 제2 탄성 소자
5300: 제3 고정 수단
5310: 도전성 소자
6300: 제4 고정 수단
6310: 제1 클램프 턱부
6320: 제2 클램프 턱부

Claims

제1 회로 보드(100, 2100) 및 제2 회로 보드(200, 1200, 2200, 3200)를 갖는 광전자 구조체(optoelectronic arrangement)(10, 20, 30, 40, 50, 60, 70)로서,
광전자 반도체 칩(130)이 상기 제1 회로 보드(100, 2100) 상에 배치되고,
제1 전기 접촉 표면(110) 및 제2 전기 접촉 표면(120)이 상기 제1 회로 보드(100, 2100)의 표면(101) 상에 형성되고,
제1 결합 접촉 표면(mating contact surface)(210) 및 제2 결합 접촉 표면(220)이 상기 제2 회로 보드(200, 1200, 2200, 3200)의 표면(201) 상에 형성되고,
상기 제1 회로 보드(100, 2100)와 상기 제2 회로 보드(200, 1200, 2200, 3200)는,
상기 제1 회로 보드(100, 2100)의 상기 표면(101)이 상기 제2 회로 보드(200, 1200, 2200, 3200)의 상기 표면(201)을 향해 마주보고,
상기 제1 결합 접촉 표면(210)이 상기 제1 접촉 표면(110)에 도전성 접속되고 상기 제2 결합 접촉 표면(220)이 상기 제2 접촉 표면(120)에 도전성 접속되는 방식으로 서로 접속되는 광전자 구조체(10, 20, 30, 40, 50, 60, 70).
제1항에 있어서,
상기 제2 회로 보드(200, 2200, 3200)는 전기 커넥터(230)를 포함하고,
상기 전기 커넥터(230)의 전기 접속 소자(231)가 상기 제1 결합 접촉 표면(210)에 도전성 접속되는 광전자 구조체(10, 30, 40, 50, 60, 70).
제2항에 있어서,
상기 전기 커넥터(230)는 잭 커넥터(jack connector)로서, 절연 피어싱 접속 장치(insulation piercing connection device)로서, 나사 접촉부(screw contact)로서 또는 땜납 핀(solder pin)으로서 구성되는 광전자 구조체(10, 30, 40, 50, 60, 70).
제1항에 있어서,
상기 제2 회로 보드(1200)는, 상기 제1 결합 접촉 표면(210)에 도전성 접속된 제1 땜납 접촉 표면(1210)을 포함하고,
상기 제2 결합 접촉 표면(220)에 도전성 접속된 제2 땜납 접촉 표면(1220)을 포함하는 광전자 구조체(20).
제1항 내지 제4항 중 어느 한 항에 있어서,
상기 제1 회로 보드(100)와 상기 제2 회로 보드(200)는 탄력있는 가요성 고정 수단(4300, 5300, 6300)에 의해 서로 접속되는 광전자 구조체(40, 50, 60).
제1항 내지 제5항 중 어느 한 항에 있어서,
상기 제1 회로 보드(100, 2100)와 상기 제2 회로 보드(200, 1200, 2200, 3200)는 나사 접속부(300, 4300, 5300)에 의해 서로 접속되는 광전자 구조체(10, 20, 30, 40, 50, 70).
제1항 내지 제5항 중 어느 한 항에 있어서,
상기 제1 회로 보드(100)와 상기 제2 회로 보드(200)는 클램프 접속(6300)에 의해 서로 접속되는 광전자 구조체(60).
제1항 내지 제7항 중 어느 한 항에 있어서,
상기 제2 회로 보드(200, 1200, 2200, 3200)와 상기 제1 회로 보드(100, 2100)가 서로 접속될 때, 상기 제1 전기 결합 접촉 표면(210)은 상기 제1 전기 접촉 표면(110)에 대해 가압되고, 상기 제2 전기 결합 접촉 표면(220)은 상기 제2 전기 접촉 표면(120)에 대해 가압되는 광전자 구조체(10, 20, 30, 40, 60, 70).
제1항 내지 제7항 중 어느 한 항에 있어서,
상기 제2 회로 보드(200)와 상기 제1 회로 보드(100)가 서로 접속될 때, 상기 광전자 구조체(50)는 상기 제1 결합 접촉 표면(210)과 상기 제1 접촉 표면(110) 사이 및/또는 상기 제2 결합 접촉 표면(220)과 상기 제2 접촉 표면(120) 사이에 배치되는 도전성 소자(5310)를 포함하는 광전자 구조체(50).
제1항 내지 제9항 중 어느 한 항에 있어서,
상기 제1 접촉 표면(110), 상기 제2 접촉 표면(120), 상기 제1 결합 접촉 표면(210) 및/또는 상기 제2 결합 접촉 표면(220)은 연성이 있는 재료를 포함하는 광전자 구조체(10, 20, 30, 40, 50, 60, 70).
제1항 내지 제10항 중 어느 한 항에 있어서,
상기 제1 회로 보드(2100)는 상기 제1 접촉 표면(110)과 상기 제2 접촉 표면(120) 사이에 배치된 슬롯(2150)을 포함하고, 그리고/또는
상기 제2 회로 보드(2200)는 상기 제1 결합 접촉 표면(210)과 상기 제2 결합 접촉 표면(220) 사이에 배치된 슬롯(2250)을 포함하는 광전자 구조체(30).
제1항 내지 제11항 중 어느 한 항에 있어서,
상기 제1 회로 보드(2100)는 제3 전기 접촉 표면(2130)을 포함하고,
상기 제2 회로 보드(2200)는 제3 전기 결합 접촉 표면(2230)을 포함하고,
상기 제1 회로 보드(2100)와 상기 제2 회로 보드(2200)는, 상기 제3 결합 접촉 표면(2230)이 상기 제3 접촉 표면(2130)에 도전성 접속되는 방식으로 서로 접속되는 광전자 구조체(30).
제1항 내지 제12항 중 어느 한 항에 있어서,
상기 제1 회로 보드(100, 2100)는 금속 코어 회로 보드로서 구성되는 광전자 구조체(10, 20, 30, 40, 50, 60, 70).
제1항 내지 제13항 중 어느 한 항에 있어서,
상기 제2 회로 보드(200, 1200, 2200, 3200)는 FR4 회로 보드로서 구성되는 광전자 구조체(10, 20, 30, 40, 50, 60, 70).
제1항 내지 제14항 중 어느 한 항에 있어서,
열전쌍으로서, NTC 써미스터로서, 휘도를 측정하는 소자로서, 인코딩 소자로서, 또는 추가 광전자 반도체 칩으로서 구성된 추가 소자(2160)가 상기 제1 회로 보드(2100) 상에 배치되는 광전자 구조체(30).
제12항 또는 제15항에 있어서,
상기 제3 전기 접촉 표면(2130)은 상기 추가 소자(2160)에 도전성 접속되는 광전자 구조체(30).
제1항 내지 제16항 중 어느 한 항에 있어서,
상기 제1 전기 접촉 표면(110) 및 상기 제2 전기 접촉 표면(120)은 상기 광전자 반도체 칩(130)에 도전성 접속되는 광전자 구조체(10, 20, 30, 40, 50, 60, 70).
제1항 내지 제17항 중 어느 한 항에 있어서,
상기 광전자 반도체 칩(130)을 구동하는 구동 전자 장치(drive electronics)로서, 상기 광전자 반도체 칩(130)을 보호하는 보호 회로로서, 상기 광전자 반도체 칩(130)의 전기적 또는 열적 모니터링을 위한 모니터링 회로로서, 상기 광전자 반도체 칩(130)의 이력을 기록하는 모니터 회로로서, 및/또는 인코딩 소자로서 구성된 추가 소자(3210)가 상기 제2 회로 보드(3200) 상에 배치되는 광전자 구조체(70).