WO2011027884A1 - 半導体チップ搭載用基板及びその製造方法 - Google Patents

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芳則 江尻
長谷川 清
健久 櫻井
坪松 良明
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Definitions

  • the present invention relates to a semiconductor chip mounting substrate and a method for manufacturing the same.
  • connection terminals for connection to the semiconductor chip or the wiring board. These connection terminals are often plated with gold in order to ensure good metal bonding with gold wires or solder.
  • electrolytic gold plating has been widely applied as a method of applying gold plating to connection terminals.
  • the wiring density is increased by downsizing the semiconductor chip mounting substrate, it is becoming difficult to secure wiring for performing electrolytic gold plating on the surface of the connection terminal. Therefore, as a method of gold plating on the connection terminals, an electroless gold plating (substitution gold plating or reduction gold plating) process that does not require a lead wire for electrolytic plating has begun to attract attention.
  • an electroless gold plating substitution gold plating or reduction gold plating
  • Non-Patent Document 2 in the method of electroless nickel plating / electroless gold plating, compared to the method of electrolytic nickel plating / electrolytic gold plating, solder connection reliability and wire bonding after heat treatment are performed. It is known that the sex decreases.
  • a phenomenon called a bridge in which an electroless nickel plating film is deposited between the wirings, may occur, thereby causing a short circuit failure.
  • a pretreatment liquid and a pretreatment method for suppressing a bridge as shown in Patent Documents 1 and 2 have been proposed.
  • Patent Document 3 an electroless plating catalyst solution for suppressing bridging has also been proposed.
  • connection terminal As a conventional technique for forming a connection terminal by applying electroless nickel plating to a circuit made of copper on a substrate having such an ultrafine pattern and forming electroless gold plating thereon, for example, as follows: There are known methods.
  • the semi-additive method using a resin with copper foil (1) Laminating a resin with copper foil on the upper and lower sides of an inner layer plate having an inner layer circuit on the surface; (2) providing an interstitial via hole (IVH) in a resin with a copper foil, and forming an electroless copper plating layer on the copper foil and inside the IVH; (3) a step of forming an electroplating resist except a portion where a conductor circuit on the electroless copper plating layer is to be formed; (4) a step of forming a copper circuit by electrolytic copper plating at a location where a conductor circuit is to be formed, (5) a step of removing the electrolytic plating resist, (6) A step of removing the copper foil and the electroless copper plating layer in a portion other than the portion where the conductor circuit is to be formed by etching using an etching solution, (7) forming a solder resist pattern on the surface of the substrate on which the conductor circuit is formed; (8) forming an electroless nickel plating film
  • connection terminal portion As described above, as the wiring density is increased due to downsizing of the semiconductor chip mounting substrate, the connection terminal portion is replaced with the conventional electrolytic nickel / electrolytic gold plating method, and an electroless plating technique that does not require a lead wire is used. It is becoming essential. Therefore, electroless nickel plating / electroless gold plating is applied even in the semi-additive method as described above.
  • the present invention has been made in view of such circumstances, and even when fine wiring is formed, the occurrence of bridges can be reduced, and excellent wire bonding properties and solder connection reliability can be obtained. It is an object of the present invention to provide a method for manufacturing a semiconductor chip mounting substrate and a semiconductor chip mounting substrate obtained thereby.
  • the method for manufacturing a substrate for mounting a semiconductor chip according to the present invention includes an inner layer plate having an inner layer circuit on the surface, and a first layer provided on the inner layer plate with an insulating layer therebetween so as to be partially connected to the inner layer circuit.
  • An etching step of removing the grayed, on at least a part of the conductor circuit layer of nickel is formed, characterized by having a gold layer forming step of forming a gold layer by electroless gold plating.
  • a resist for electrolytic plating is formed on the first copper layer in accordance with the pattern of the conductor circuit, and then the second copper layer is formed by electrolytic copper plating. Subsequently, a nickel layer is formed by electrolytic nickel plating.
  • the resist is present in a portion other than the conductor circuit, thereby preventing the nickel plating from being applied to the side surface of the conductor circuit. Therefore, according to the present invention, even when an ultrafine pattern is used, the formation of bridges is greatly reduced.
  • the formation of the nickel layer on the conductor circuit is performed by electrolytic nickel plating instead of electroless nickel plating as described above, wire bonding and solder connection reliability are good even when fine wiring is used. Can also be obtained.
  • the gold layer is formed on the nickel layer by electroless gold plating, it is not necessary to use a lead wire as in the case of electrolytic plating, and it should be an independent terminal even if a fine wiring is formed. Good gold plating can be performed on the portion. Therefore, it is possible to cope with further downsizing and high density of the semiconductor chip mounting substrate.
  • a connection terminal such as a solder connection terminal or a wire bonding terminal.
  • a connection terminal such as a solder connection terminal or a wire bonding terminal.
  • a solder resist is formed on the surface so that at least a part of the conductor circuit on which the nickel layer is formed is exposed after the etching step and before the gold layer forming step. It is preferable to have a solder resist forming step. In this way, it is possible to protect the conductor circuit in the part where the gold layer is not formed, and it becomes easy to form the gold layer at a target position on the conductor circuit, and also prevents the formation of a bridge by gold plating. Is possible.
  • a copper foil with resin in which an insulating layer mainly composed of a resin and a copper foil are laminated is laminated on the inner layer plate so that the insulating layer faces the inner layer plate side.
  • the copper foil in the resin-coated copper foil and the copper plating layer formed by electroless copper plating can function as a seed layer, and the first copper layer made of these also has a second copper on the upper part thereof.
  • a conductor circuit is formed by laminating layers. And according to said resist formation process, it becomes possible to obtain a laminated body provided with such a 1st copper layer favorably.
  • the seed layer refers to a metal film that serves as a base for performing electroplating.
  • the thickness of the copper foil in the resin-coated copper foil is preferably 5 ⁇ m or less. In this way, since the copper foil as the seed layer is thin, it is easy to remove the seed layer (copper foil) remaining in the portion other than the conductor circuit after removing the resist, and the conductor circuit is formed more satisfactorily. Is possible.
  • an insulating layer is formed by laminating a non-conductive film on the inner layer plate having the inner layer circuit on the surface, and a part of the inner layer circuit is formed on the film laminated on the inner layer plate.
  • a via hole is formed so as to be exposed, a copper plating layer is formed by electroless copper plating so as to cover the inside of the insulating layer and the via hole, and a first portion which is made of a copper plating layer and is partially connected to the inner layer circuit
  • a resist may be formed on the first copper layer in the laminated body except for a portion to be a conductor circuit.
  • the copper plating layer functions as a seed layer
  • a second copper layer is laminated as it is to form a first copper layer that becomes a conductor circuit.
  • the seed layer is formed of a copper foil and a copper plating layer
  • the catalyst applied before electroless copper plating adheres to the surface of the copper foil. Is not granted directly. If a catalyst adheres to the insulating layer, the catalyst may remain on the surface of the insulating layer even after the seed layer is removed. As a result, a plating film is deposited between the conductor circuits due to the action of this catalyst, which causes a short circuit failure. May be. Therefore, it is preferable that the seed layer is formed of a copper foil and a copper plating layer from the viewpoint of making it difficult for short-circuit defects due to such a catalyst to occur.
  • the method for manufacturing a substrate for mounting a semiconductor chip according to the present invention includes an upper part that further forms a resist and an upper resist that covers the conductor circuit so that a part of the conductor circuit is exposed after the conductor circuit forming step and before the nickel layer forming step.
  • the upper resist By further forming the upper resist as described above, it becomes easy to selectively form a nickel layer in a portion to be a connection terminal on the conductor circuit. Then, since the entire conductor circuit is not covered with the nickel layer in this way, when forming the solder resist other than the portion that becomes the connection terminal in the solder resist forming step as described above, the conductor circuit is configured. It becomes possible to make the copper which is in contact with the solder resist. According to the study by the present inventors, the adhesiveness between the copper and the solder resist tended to be higher than the adhesiveness between the nickel and the solder resist. It is possible to further improve the reliability by increasing.
  • a metal layer made of at least one metal selected from the group consisting of cobalt, palladium, and platinum is formed on the nickel layer by electroless plating or electrolytic plating. You may perform a metal layer formation process. Since these metal layers have a high effect of suppressing nickel diffusion, forming these metal layers on the nickel layer makes it easier to suppress nickel diffusion than when a gold layer is formed directly. Further, the wire bonding property can be further improved.
  • a metal layer forming step of forming a metal layer made of gold on the nickel layer may be performed.
  • the thickness of the gold layer formed by electroless gold plating can be reduced.
  • a metal layer forming step of forming a palladium layer by electroless palladium plating may be performed on the conductor circuit on which the nickel layer exposed from the solder resist is formed. preferable. In this way, since the palladium layer is not formed to an unnecessary position of the conductor circuit, the effect of preventing the diffusion of nickel can be obtained with good adhesion between the conductor circuit and the solder resist. Be able to.
  • this metal layer (palladium layer) formation step it is preferable to form the palladium layer by performing reduced palladium plating after performing displacement palladium plating. Thereby, compared with the case where substitution and reduction occur simultaneously, elution of nickel from the nickel layer can be suppressed, and the effect of improving the wire bonding property can be obtained better.
  • electroless gold plating is preferably performed using an electroless gold plating solution containing a reducing agent, and a reducing agent that does not generate hydrogen gas by oxidation is preferably used. Thereby, it becomes possible to suppress the abnormal deposition of gold plating due to the hydrogen gas generated along with the oxidation.
  • the gold layer is preferably formed by performing reduction gold plating after performing substitution gold plating. As a result, good adhesion to the nickel layer formed below the gold layer and the metal in the metal layer can be obtained, and better wire bonding properties can be obtained.
  • the thickness of the gold layer thus formed is preferably 0.005 ⁇ m or more. By forming a gold layer having such a thickness, wire bonding tends to be easily performed.
  • the present invention also provides a semiconductor chip mounting substrate obtained by the production method of the present invention.
  • a semiconductor chip mounting substrate does not generate a bridge during manufacturing as described above, so that a short circuit failure hardly occurs, and it has excellent wire bonding property and solder connection reliability.
  • the manufacturing method of the present invention can cope with further miniaturization and higher density of the semiconductor chip mounting substrate.
  • a semiconductor chip mounting substrate that can be obtained by the manufacturing method of the present invention, has reduced occurrence of bridges, and has excellent wire bonding properties and solder connection reliability. It becomes possible.
  • FIGS. 1 and 2 are process diagrams schematically showing a method for manufacturing a semiconductor chip mounting substrate according to the first embodiment.
  • the present embodiment is an example of a method for manufacturing a semiconductor chip mounting substrate by a semi-additive method in which an outer layer circuit is formed on an inner layer plate using a resin with a copper foil.
  • an inner layer plate 1 is prepared.
  • the inner layer board 1 is formed so as to penetrate the inner layer substrate 100, the inner layer circuit 102 provided on the surface thereof, and the inner layer substrate, and the inner layer vias 104 electrically connecting the inner layer circuits 102 on both surfaces. And.
  • a known configuration applied to a circuit board can be applied without particular limitation.
  • the following method can be applied. First, after laminating copper foil as a metal layer on both surfaces of the inner layer substrate 100, an unnecessary portion of the copper foil is removed by etching (subtract method). A method (additive method) of forming the inner layer circuit 102 made of copper by electroless copper plating only at necessary portions on both surfaces of the substrate 100 for use. In addition, a thin metal layer (seed layer) is formed on the surface of the inner layer substrate 100 or a predetermined layer (build-up layer) further formed on the surface, and the inner layer circuit 102 is supported by electrolytic copper plating. A method of forming the inner layer circuit 102 (semi-additive method) by removing a thin metal layer where the pattern is not formed by etching after forming a desired pattern is also included.
  • a resin-coated copper foil 2 in which an insulating layer 21 mainly composed of a resin and a copper foil 22 are laminated on both surfaces of the inner layer plate 1 is used as the insulating layer.
  • Lamination is performed so that 21 faces the inner layer plate 1 side (FIG. 1B).
  • stacking of the copper foil 2 with resin can be performed by laminating or pressing with respect to the inner layer board 1, for example.
  • a general vacuum press can be applied.
  • the heating / pressurizing condition is preferably a condition suitable for the characteristics of the constituent material of the insulating layer 21 which is an interlayer insulating resin.
  • the temperature may be 150 ° C.
  • the pressure may be 1 MPa to 5 MPa.
  • the copper foil 22 in such a resin-coated copper foil 2 functions as a seed layer, whereby the later-described copper plating layer 3 and second copper layer 5 can be formed.
  • the insulating layer 21 of the copper foil with resin 2 before being laminated is in a B stage state.
  • the thickness of the copper foil 22 in the resin-coated copper foil 2 is preferably 5 ⁇ m or less, and more preferably 3 ⁇ m or less. By setting the thickness of the copper foil to 5 ⁇ m or less, etching described later can be easily performed, and it becomes easy to form fine wiring.
  • the carrier can be peeled off.
  • the carrier can be etched to obtain a copper foil having a desired thickness.
  • the carrier can be peeled off by removing the metal oxide or organic material layer that becomes a peeling layer from the carrier by etching or the like.
  • the etchable type when the metal foil is a copper foil and the carrier is an Al foil, only the carrier can be etched by using an alkaline solution. The thinner the copper foil 22 is in the range of functioning as a power feeding layer, the more suitable for forming fine wiring. Therefore, in order to obtain such a thickness, the thickness can be reduced by further etching. In that case, in the case of the peelable type, it is efficient and preferable to perform etching simultaneously with the removal of the release layer.
  • the resin constituting the insulating layer 21 is an insulating resin, and as such a resin, a thermosetting resin, a thermoplastic resin, or a mixed resin thereof can be applied. Especially, the organic insulating material which has thermosetting property is preferable.
  • Thermosetting resins include phenolic resin, urea resin, melamine resin, alkyd resin, acrylic resin, unsaturated polyester resin, diallyl phthalate resin, epoxy resin, polybenzimidazole resin, polyamide resin, polyamideimide resin, silicone resin, cyclohexane Resin synthesized from pentadiene, resin containing tris (2-hydroxyethyl) isocyanurate, resin synthesized from aromatic nitrile, trimerized aromatic dicyanamide resin, resin containing triallyl trimetallate, furan resin, ketone resin, Examples include xylene resins, thermosetting resins containing condensed polycyclic aromatics, and benzocyclobutene resins.
  • thermoplastic resin examples include polyimide resin, polyphenylene oxide resin, polyphenylene sulfide resin, aramid resin, and liquid crystal polymer.
  • the insulating layer 21 may be blended with an inorganic filler such as a silica filler as necessary, or a prepreg containing a glass cloth or the like may be used.
  • the through-hole via hole which penetrates the resin-coated copper foil 2 and reaches the inner-layer plate 1 in a predetermined part of the resin-coated copper foil 2 laminated on the inner-layer plate 1 ).
  • an interstitial via hole (IVH) 30 is formed, and a part of the inner layer circuit 102 is exposed.
  • the through hole can be formed by, for example, directly irradiating laser light having an ultraviolet wavelength to perform hole processing.
  • the ultraviolet wavelength laser it is preferable to use the third harmonic (wavelength 355 nm) of a UV-YAG laser because relatively high energy can be obtained and the processing speed can be increased.
  • the IVH 30 it is preferable to adjust the laser energy distribution and make the cross-sectional shape of the via hole tapered so that the plating property in the hole is improved. Further, it is preferable that the via hole diameter is 50 ⁇ m or less because the processing speed is increased. In addition, since it is preferable that the aspect ratio of the via hole (via hole height / via hole bottom diameter) is 1 or less from the viewpoint of ensuring reliability, the IVH 30 is formed when such an insulating layer 21 is formed. It is preferable to design the relationship between the thickness and the via hole diameter. In addition, since smear may be generated in the via hole, after the via hole is formed, the smear is removed by cleaning with permanganate, chromate, permanganate, etc. It is preferable to carry out.
  • the copper plating layer 3 is formed by electroless copper plating so that the whole surface of the inner-layer board 1 in which the copper foil 2 with resin was laminated
  • stacked may be covered.
  • the inner layer plate 1 and the first copper layer 32 made of the copper foil 22 and the copper plating layer 3 provided with the insulating layer 21 so as to be partially connected to the inner layer circuit 102 of the inner layer plate 1 are provided.
  • the laminated body 110 which has is obtained. In this laminated body 110, the surface of the copper foil 22 and the inside of the IVH 30 are continuously covered with the first copper layer 32, so the copper foil 22 formed on the surface of the insulating layer 21 and the inner layer circuit 102. Can be electrically connected.
  • the copper plating layer 3 may be formed using an electroless copper plating method used for the formation of a general wiring board, and a catalyst serving as a nucleus of electroless copper plating is applied to a portion to be plated, This can be formed by thinning an electroless copper plating layer.
  • a catalyst serving as a nucleus of electroless copper plating is applied to a portion to be plated, This can be formed by thinning an electroless copper plating layer.
  • the catalyst noble metal ions or palladium colloid can be used, and palladium is particularly preferable because of its high adhesion to the resin.
  • an electroless copper plating solution mainly used for forming a wiring board containing copper sulfate, a complexing agent, formalin and sodium hydroxide as main components can be used.
  • the thickness of the copper plating layer 3 may be a thickness that enables power supply to the inside of the IVH 30 and is preferably 0.1 to 1 ⁇ m. If the copper plating layer 3 is thinner than 0.1 ⁇ m, there is a possibility that sufficient power feeding between the copper constituting the inner layer circuit 102 inside the IVH 30 and the copper foil 22 in the resin-coated copper foil 2 may not be obtained. On the other hand, if it is thicker than 1 ⁇ m, the thickness of the copper that must be etched increases in the etching process that removes copper other than the portion to be a conductor circuit described later by etching. Formation may be difficult. Since the thickness of the copper plating layer 3 is 0.1 to 1 ⁇ m, sufficient power can be obtained between the inner layer circuit 102 and the copper foil 22, and the etching in the etching process can be facilitated to provide good circuit formability. It will be obtained.
  • a resist 4 that is an electrolytic plating resist is formed at a desired position on the first copper layer 32 (resist forming step).
  • the portion where the resist 4 is formed is a portion excluding a portion (including IVH 30) to be a conductor circuit in the first copper layer 32.
  • the resist 4 can be formed by applying a known resist forming method using a material described later. Note that the portion to be a conductor circuit includes an alignment pattern used for alignment.
  • the thickness of the resist 4 is preferably equal to or greater than the total thickness of conductors to be subsequently plated.
  • the resist 4 is preferably made of a resin.
  • Resist composed of resin includes liquid resist such as PMER P-LA900PM (trade name, manufactured by Tokyo Ohka Co., Ltd.), HW-425 (trade name, Hitachi Chemical Co., Ltd.), RY-3025 (Hitachi Chemical).
  • There are dry film resists such as Kogyo Co., Ltd., trade names).
  • the 2nd copper layer 5 is formed by electrolytic copper plating, and the 1st copper layer 32 and the 2nd copper layer 5 is obtained (conductor circuit forming step).
  • the second copper layer 5 is formed only on the portion where the resist 4 is not formed by electrolytic copper plating. Therefore, the second copper layer 5 is formed in a portion to be the conductor circuit 50 on the first copper layer 32.
  • the formation region of the second copper layer 5 is determined by the resist 4 as described above. Therefore, the electrolytic copper plating may be performed by attaching a lead wire to any part of the first copper layer 32, and can sufficiently cope with the case where the wiring density is increased. Electrolytic copper plating can be performed using known copper sulfate electroplating or pyrophosphate electroplating used in the production of a semiconductor chip mounting substrate.
  • the thickness of the second copper layer 5 may be a thickness that can be used as a conductor circuit, and is preferably in the range of 1 to 30 ⁇ m, depending on the target space, but in the range of 3 to 25 ⁇ m. More preferably, it is more preferably in the range of 3 to 20 ⁇ m.
  • a nickel layer 6 is further formed on the surface of the second copper layer 5 by electrolytic nickel plating (nickel layer forming step). Also in this step, the nickel layer 6 is formed only on the portion where the resist 4 is not formed by electrolytic nickel plating. Therefore, the nickel layer 6 is formed in the entire region on the conductor circuit 50. Also in this step, a lead wire may be attached to any part of the conductor circuit 50 and electrolytic nickel plating may be performed.
  • the electrolytic nickel plating can be performed, for example, by immersing the entire substrate after the conductor circuit forming step in an electrolytic nickel plating solution.
  • Electrolytic nickel plating solutions include Watts bath (nickel plating bath mainly composed of nickel sulfate, nickel chloride and boric acid), sulfamic acid bath (nickel plating bath mainly composed of nickel sulfamate and boric acid), borofluoride A bath or the like can be used.
  • the deposited film from the watt bath has good adhesion to the conductor circuit 50 serving as a base, and tends to increase the corrosion resistance. Therefore, it is preferable to use a Watt bath for electrolytic nickel plating.
  • the nickel crystal grain size in the nickel layer 6 tends to be increased. Therefore, it is preferable to use a watt bath also from such a viewpoint. This is because when the gold layer 8 is formed by electroless gold plating in the gold layer forming step described later, the gold layer 8 is formed by epitaxial growth in which the crystal size of the underlying nickel crystal is inherited to some extent. This is because as the nickel crystal grains are larger, a gold plating film having larger crystal grains is formed.
  • the nickel layer 6 has an average crystal grain size of 0.25 ⁇ m or more on the surface opposite to the conductor circuit 50, that is, the surface in contact with the gold layer 8 or the metal layer 13 as described later. To form.
  • the average value of the crystal grain size on the surface of the nickel layer 6 is preferably 0.5 ⁇ m or more, more preferably 1 ⁇ m or more, and the larger the crystal grain size, the better.
  • a brightening agent is added to the electrolytic nickel plating solution, and the brightening agent obtains a gloss by reducing crystal grains. Therefore, in order to obtain the crystal grain size as described above, the electrolytic nickel plating solution is preferably one in which the addition of the brightener is as small as possible, and particularly preferably one that does not contain the brightener. When an electrolytic nickel plating solution with a small amount of brightener is used, the semi-bright nickel layer 6 is easily formed. When an electrolytic nickel plating solution that does not contain a brightener is used, the matte nickel layer 6 is easily formed.
  • the gold crystal grains in the gold layer 8 formed by electroless gold plating described later are small, the effect of suppressing the diffusion of nickel from the nickel layer 6 to the gold layer 8 tends to be low.
  • the connection reliability between the gold wire and the surface of the gold layer 8 is ensured. May deteriorate.
  • the thickness of the nickel layer 6 formed by electrolytic nickel plating is preferably 0.4 to 10 ⁇ m, more preferably 0.6 to 8 ⁇ m, and even more preferably 1 to 6 ⁇ m.
  • an effect as a barrier film of a conductor circuit made of copper in the lower layer can be sufficiently obtained, thereby improving the solder connection reliability.
  • the thickness is 0.4 ⁇ m or more, nickel crystal grains grow sufficiently, and thus a gold layer 8 having crystal grains large enough to suppress nickel grain boundary diffusion can be obtained in the gold layer forming step. It becomes easy to be done. However, even if it exceeds 10 ⁇ m, these effects are not greatly improved and it is not economical. Therefore, the thickness of the nickel layer 6 is preferably 10 ⁇ m or less.
  • the current density during electrolytic nickel plating is preferably 0.3 to 4 A / dm 2 , more preferably 0.5 to 3 A / dm 2 , and 0.8 to 2. More preferably, it is 5 A / dm 2 .
  • the current density is preferably 0.3 A / dm 2 or more, nickel crystal grains are sufficiently grown and the effect as a barrier film is enhanced, so that the effects of the present invention can be obtained satisfactorily.
  • the higher the current density within the above range the larger the nickel crystal grains can be made. Therefore, the higher the current density, the better.
  • generation of rough plating generally called “burning”
  • the resist 4 which is an electrolytic plating resist is removed (resist removing step).
  • resist removing step the portion of the first copper layer 32 (copper plating layer 3) covered with the resist 4 is exposed.
  • the resist 4 can be removed by stripping the resist 4 using an alkaline stripping solution, sulfuric acid, or other commercially available resist stripping solution.
  • the first copper layer 32 (copper foil 22 and copper plating layer 3) covered with the resist 4 is removed by etching (etching step).
  • etching step all of the copper (first copper layer 32) other than the portion to be the conductor circuit is removed, and the nickel layer 6 is formed on the surface of the conductor circuit 50 including the first copper layer 32 and the second copper layer 3.
  • a covered circuit pattern is formed.
  • Etching can be performed by immersing the substrate after removing the resist 4 in an etching solution.
  • a solution containing an acid other than halogen and hydrogen peroxide as main components and a solvent and an additive in addition to the main components can be applied.
  • the solvent water is preferably used from the viewpoint of cost, handleability, and safety, and alcohol or the like may be added to the water.
  • the additive include a hydrogen peroxide stabilizer.
  • acids other than halogen include sulfuric acid and nitric acid, and sulfuric acid is preferably used.
  • the etching rate of the copper plating layer 3 is 80% or less of the etching rate of the copper foil 22 in order to obtain a circuit pattern having a designed top width, bottom width, and the like. It is preferable to adjust so that.
  • sulfuric acid When sulfuric acid is used as an acid other than halogen, it is preferable to use 10 to 300 g / L sulfuric acid and 10 to 200 g / L hydrogen peroxide as the concentration of the main component of the etching solution. Below this concentration, the etching rate is slow, and workability tends to deteriorate. On the other hand, if the concentration is higher than this, the etching rate becomes too fast, and it may be difficult to control the etching amount.
  • the etching rate of the first copper layer 32 is controlled to be 1 to 15 ⁇ m / min.
  • the temperature of the etching solution is preferably 20 to 50 ° C., and preferably 20 to 40 ° C. during etching. It is more preferable.
  • the etching time may be appropriately determined and applied so that a desired conductor pattern width is formed. From the viewpoint of improving workability and etching uniformity, the etching time is 10 seconds to 10 minutes. It is preferable to be in the range.
  • the surface of the conductor circuit 50 on which the nickel layer 6 is formed is exposed before the gold layer forming process described later is performed. It is preferable to perform a solder resist forming step of forming the solder resist 7 on the surface.
  • the solder resist 7 can be formed, for example, so as to cover the conductor circuit 50 (circuit pattern) on which the nickel layer 6 is formed except for the portion to be a wire bonding terminal or a solder connection terminal.
  • thermosetting or ultraviolet curable resin can be used, and among them, an ultraviolet curable type capable of processing the resist shape with high accuracy is preferable.
  • an epoxy resin, a polyimide resin, an epoxy acrylate resin, or a fluorene resin material can be used.
  • the solder resist pattern can be formed by printing if it is a varnish-like material, but from the viewpoint of further improving accuracy, a photosensitive solder resist, a coverlay film, and a film-like resist are used. It is more preferable to apply the known pattern forming method.
  • the gold layer 8 is formed by electroless gold plating on the portion of the conductor circuit 50 (circuit pattern) on which the nickel layer 6 is formed, where the solder resist 7 is not formed.
  • Form gold layer forming step.
  • the gold layer 8 is formed so as to cover the upper surface and the side surface of the conductor circuit 50 on which the nickel layer 6 is formed, and this portion can suitably function as a connection terminal such as a wire bonding terminal or a solder connection terminal. It becomes like this.
  • the gold layer 8 can be formed, for example, by substitution / reduction gold plating, or by electroless gold plating in which reduction gold plating is performed after substitution gold plating.
  • the gold layer 8 can be formed by performing electrolytic gold plating before the location where the gold layer 8 is formed becomes an independent terminal, and then performing reduction-type electroless gold plating. Electroless gold plating may be performed using either method as long as the effect of the present invention can be obtained.
  • the method of performing reduction-type gold plating after performing substitution gold plating is performed by using a lower layer metal (in this case). Is preferable from the viewpoint of obtaining good adhesion to nickel), and the method of performing substitution / reduction gold plating is difficult to elute the lower layer metal (in this case nickel) during plating, and a good gold layer 8 Tend to form.
  • reducing gold plating is performed after displacement gold plating, specifically, about 0.01 to 0.1 ⁇ m with a displacement gold plating solution such as HGS-100 (trade name, manufactured by Hitachi Chemical Co., Ltd.).
  • a reduced electroless gold plating solution such as HGS-2000 (trade name, manufactured by Hitachi Chemical Co., Ltd.) Examples thereof include a method of forming a gold plating finish layer (reduced gold plating film) of about 1 ⁇ m.
  • the method of electroless gold plating is not limited to this, and any method that is suitable for gold plating that is usually performed can be applied without limitation.
  • FIG. 3 is an enlarged schematic view showing the cross-sectional configuration of the portion of the conductor circuit 50 after the gold layer 8 is formed.
  • electroless gold plating for forming the gold layer 8 is performed by performing reduction-type gold plating after the replacement gold plating as described above.
  • a copper foil 22, a copper plating layer 3, a second copper layer 5, and a nickel layer 6 are formed on an insulating layer 21 formed on the surface of the inner layer plate 1 (not shown).
  • a gold layer 8 composed of a replacement gold plating film 11 and a reduction-type gold plating film 9 is formed so as to cover the upper surface and side surfaces of these stacked structures.
  • the displacement gold plating film 11 can be formed on the upper and side surfaces of the conductor circuit 50 on which the nickel layer 6 is formed.
  • Plating solutions used for displacement gold plating include those containing a cyanide compound and those containing no cyanide compound, but any plating solution can be used. Of these, those containing a cyanide compound are preferred. For this reason, the uniformity of the displacement gold plating in the copper constituting the conductor circuit 50 is better when the plating solution containing cyan is used than when the plating solution containing no cyan is used. Can be mentioned. After performing the displacement gold plating with such a plating solution containing cyan, if a reduction type gold plating as will be described later is performed, the gold layer 8 tends to grow uniformly.
  • the reduction-type gold plating film 9 can further form a gold film on the replacement gold plating film 11. Therefore, it is possible to form a thick gold layer 8 by performing reduction-type gold plating following substitution gold plating.
  • the plating solution used for reduction-type gold plating can form a gold layer in an autocatalytic manner by containing a reducing agent. These plating solutions include those containing a cyanide compound and those not containing a cyanide compound, but any plating solution can be used.
  • the reducing agent for the plating solution used for reduction-type gold plating one that does not generate hydrogen gas by oxidation is preferable.
  • examples of the reducing agent that does not generate or hardly generates hydrogen gas include ascorbic acid, urea-based compounds, and phenyl-based compounds.
  • examples of the reducing agent that generates hydrogen gas include phosphinic acid salts and hydrazine.
  • the gold plating solution containing such a reducing agent is preferably one that can be used at a temperature of about 60 to 80 ° C.
  • substitution / reduction gold plating is a method in which substitution gold plating and reduction-type gold plating reaction are performed in the same solution, and similarly to substitution gold plating, the upper and side surfaces of the conductor circuit 50 on which the nickel layer 6 is formed.
  • the gold layer 8 can be formed.
  • plating solutions include those containing a cyanide compound and those containing no cyanide compound, and any plating solution can be used.
  • electroless gold plating can be further performed to increase the thickness of the gold layer.
  • the gold layer 8 thus formed is preferably made of gold having a purity of 99% by mass or more.
  • connection reliability may be lowered when this portion is applied as a terminal.
  • the purity of the gold layer is more preferably 99.5% by mass or more.
  • the thickness of the gold layer 8 is preferably 0.005 to 3 ⁇ m, more preferably 0.03 to 1 ⁇ m, and still more preferably 0.1 ⁇ m to 0.5 ⁇ m.
  • the thickness of the gold layer 8 is preferably 0.005 to 3 ⁇ m, more preferably 0.03 to 1 ⁇ m, and still more preferably 0.1 ⁇ m to 0.5 ⁇ m.
  • the conductor circuit 50 which is an outer layer circuit, is formed on both surfaces of the inner layer plate 1 with the insulating layer 21 therebetween, and the nickel layer 6 and the gold layer 8 are formed on necessary portions of the conductor circuit 50.
  • the semiconductor chip mounting substrate 10 having the configuration is obtained.
  • the portion of the conductor circuit 50 on which the nickel layer 6 and the gold layer 8 are formed can function as a wire bonding terminal or a solder connection terminal. Can be connected.
  • the gold layer 8 is not directly formed on the nickel layer 6 as described above, but the metal layer 13 (see FIG. 4 and 5) may be formed.
  • the metal layer formation process which forms 13 (refer FIG. 4, 5) by electroless plating or electrolytic plating can be implemented.
  • the formation of the metal layer 13 is preferably performed after the nickel layer forming step and before at least the etching step and the solder resist forming step, and more preferably immediately after the nickel layer forming step. In this way, when wire bonding is performed on the obtained semiconductor chip mounting substrate, it is easy to suppress peeling of the gold layer 8 and the like, and high wire bonding properties can be obtained.
  • the metal layer 13 is more preferably a metal layer made of palladium.
  • the adhesion between the gold layer 8 and the nickel layer 6 may be sufficiently obtained depending on the conditions.
  • the metal layer forming step is not necessarily performed.
  • palladium tends to have higher adhesion to the solder resist than nickel, copper or gold. Therefore, by forming a palladium layer as the metal layer 13, the adhesiveness of the solder resist 7 is enhanced, and the conductor circuit 50 is better protected.
  • the metal layer 13 made of at least one metal selected from the group consisting of cobalt, palladium, platinum, and gold includes a case where impurities are contained in addition to cobalt, palladium, platinum, and gold.
  • a palladium metal layer when a palladium metal layer is formed by electroless palladium plating, it may contain phosphorus derived from a reducing agent to form a palladium-phosphorus alloy.
  • the metal layer 13 is formed only on a portion to be a conductor circuit by the resist 4. Therefore, the metal layer 13 is formed on the upper surface of the nickel layer 6 on the conductor circuit 50.
  • FIG. 4 is an enlarged schematic view showing a cross-sectional configuration of a portion of the conductor circuit 50 after the gold layer 8 is formed when the metal layer forming step is performed after the nickel layer forming step and before the resist removing step.
  • a copper foil 22, a copper plating layer 3, a second copper layer 5, and a nickel layer 6 are formed on the insulating layer 21 formed on the surface of the inner layer plate 1 (not shown).
  • the metal layer 13 is laminated
  • the metal layer 13 is a conductor circuit in which the nickel layer 6 is formed. 50 is formed on both the top and side surfaces.
  • FIG. 5 is an enlarged schematic view showing a cross-sectional configuration of a portion of the conductor circuit 50 after the gold layer 8 is formed when the metal layer forming step is performed after the resist removing step and before the gold layer forming step.
  • a copper foil 22, a copper plating layer 3, a second copper layer 5 and a nickel layer 6 are formed on an insulating layer 21 formed on the surface of the inner layer plate 1 (not shown).
  • the metal layer 13 is formed so as to cover the upper surface and the side surfaces of these stacked structures, and then the gold made of the replacement gold plating film 11 and the reduction-type gold plating film 9 so as to cover the metal layer 13.
  • Layer 8 is formed.
  • the metal layer 13 is made of at least one metal selected from the group consisting of cobalt, palladium, platinum, and gold.
  • a layer made of cobalt, palladium and platinum is formed as the metal layer 13, these metal layers 13 are formed between the nickel layer 6 and the gold layer 8, and the nickel in the nickel layer 6 diffuses into the film 8. Can be prevented. Therefore, good wire bonding properties tend to be easily obtained.
  • palladium is particularly preferable.
  • the plating solution since the plating solution has high stability, the effect of suppressing the diffusion of nickel is good, and the wire bonding property can be further improved.
  • solder connection reliability may be improved by containing a small amount of palladium.
  • the metal layer 13 when the metal layer 13 is formed only on the upper surface of the nickel layer 6, the nickel layer 6 does not exist on the side surface portion of the conductor circuit 50. This part comes into contact with copper constituting the conductor circuit 50. In this state, when heat treatment is performed in wire bonding or the like, copper may diffuse into the gold layer 8 and move to the surface of the gold layer 8, and if this occurs, the wire bonding property in the gold layer 8 is reduced. May decrease.
  • the metal layer 13 by forming the metal layer 13 so as to cover both the upper surface and the side surface of the conductor circuit 50 on which the nickel layer 6 is formed as in the example shown in FIG. Effectively suppressed, it is possible to further reduce the decrease in wire bonding properties.
  • the metal layer 13 when gold is used as the metal layer 13, by forming the metal layer 13 (gold film) made of gold before the resist removing step, only on the upper surface of the nickel layer 6 as in the example shown in FIG.
  • the metal layer 13 is formed and the gold layer 8 is further formed on the outermost surface of the conductor circuit in the gold layer forming step, the thickness of the gold layer 8 formed by electroless gold plating can be reduced.
  • a reducing agent that generates hydrogen gas is used as a reducing agent for a reducing gold plating solution, it is possible to suppress the generation of bridges and perform electroless gold plating satisfactorily.
  • the nickel layer 6 is formed by electrolytic nickel plating
  • the metal layer 13 made of gold is formed by electrolytic gold plating
  • the gold layer 8 is formed by electroless gold plating
  • the replacement is performed after the nickel layer 6 is formed. It tends to make the crystal grains of the gold layer 8 larger than when the gold layer 8 is directly formed by performing gold plating and further electroless gold plating. Therefore, it may be easy to improve the wire bonding property.
  • copper on the side surface of the conductor circuit is exposed, the insulation reliability tends to be lowered. Therefore, the entire surface (upper surface and side surface) of the conductor circuit is finally covered with a gold layer. There is a need.
  • the metal layer 13 which consists of palladium
  • electroless palladium plating substituted palladium plating or reduced palladium plating using a reducing agent can be applied.
  • a method for forming a palladium layer by electroless palladium plating a method in which reduced palladium plating is performed after displacement palladium plating is particularly preferable. This is because the electroless palladium plating reaction tends to hardly occur on the nickel layer 6 formed by electrolytic nickel plating.
  • a palladium layer can be satisfactorily formed by preliminarily depositing and depositing palladium by substitution palladium plating and then depositing a palladium layer by reduction-type palladium plating.
  • the thickness of the palladium layer is preferably from 0.03 to 0.5 ⁇ m, more preferably from 0.01 to 0.3 ⁇ m, and even more preferably from 0.03 to 0.2 ⁇ m.
  • the thickness of the palladium layer exceeds 0.5 ⁇ m, the effect of forming the palladium layer is not improved any more, and it tends to be not economical.
  • the thickness is smaller than 0.03 ⁇ m, a portion where the palladium layer is not deposited is likely to be included, and there is a possibility that the effect of improving the connection reliability by forming the palladium layer cannot be sufficiently obtained.
  • Palladium compounds such as palladium chloride, sodium palladium chloride, palladium ammonium chloride, palladium sulfate, palladium nitrate, palladium acetate, palladium oxide, etc. are mentioned. It is done.
  • the palladium layer formed by electroless palladium plating preferably has a palladium purity of 90% by mass or more, more preferably 99% by mass or more, and particularly preferably close to 100% by mass.
  • a palladium purity of 90% by mass or more more preferably 99% by mass or more, and particularly preferably close to 100% by mass.
  • the purity of the obtained palladium layer is likely to be 99% by mass or more, and uniform precipitation is possible.
  • a phosphorus-containing compound such as hypophosphorous acid or phosphorous acid or a boron-containing compound
  • the resulting palladium layer becomes a palladium-phosphorus alloy or palladium-boron alloy. It is preferable to adjust the concentration, pH, bath temperature and the like of the reducing agent so that the purity of palladium is 90% by mass or more.
  • the palladium layer is not necessarily formed by electroless palladium plating, and can be formed by electrolytic palladium plating.
  • the source of palladium for the electrolytic palladium plating solution used for electrolytic palladium is not particularly limited, and palladium compounds such as palladium chloride, sodium palladium chloride, palladium ammonium chloride, palladium sulfate, palladium nitrate, palladium acetate, palladium oxide, etc. Can be applied.
  • FIGS. 6 and 7 are process diagrams schematically showing a method for manufacturing a semiconductor chip mounting substrate according to the second embodiment.
  • the present embodiment is an example of a method for manufacturing a semiconductor chip mounting substrate by a semi-additive method, including a step of forming a copper plating layer after laminating a buildup film on an inner layer plate.
  • the inner layer plate 1 is prepared.
  • the inner layer plate 1 can be prepared in the same manner as in the first embodiment described above.
  • the insulating layer 15 is formed by laminating or pressing a buildup film on both surfaces of the inner layer plate 1.
  • This build-up film is a film having no electrical conductivity, and is made of a resin material having an insulating property.
  • the same constituent material as the insulating layer 21 mainly composed of the resin in the above-described conductor foil 2 with resin can be applied, and an inorganic filler such as a silica filler may be blended.
  • the build-up film before lamination is in the B stage state.
  • a through hole (via hole) that penetrates the insulating layer 15 and reaches the inner layer plate 1 is formed in a predetermined portion of the insulating layer 15 laminated on the inner layer plate 1.
  • an interstitial via hole (IVH) 30 is formed, and a part of the inner layer circuit 102 is exposed.
  • the formation of the through hole can also be performed in the same manner as the formation of the through hole for the resin-coated copper foil 2 in the first embodiment.
  • the copper plating layer 3 is formed by electroless copper plating so as to cover the entire surface of the inner layer plate 1 on which the insulating layer 15 is laminated.
  • the laminated body 120 provided with the 1st copper layer 32 which consists only of the copper plating layer 3 which provided the inner layer board 1 and the inner layer circuit 102 of the inner layer board 1, and the insulating layer 15 was provided so that it might connect in part. Is obtained.
  • the copper plating layer 3 is continuously formed to the inside of the IVH 30, the copper plating layer 3 (first copper layer 32) formed on the surface of the insulating layer 15 and the inner layer circuit 102 are formed. Can be electrically connected.
  • the resist forming process, the conductor circuit forming process, the nickel layer forming process, the resist removing process, the etching process, the solder resist forming process, and the gold are performed in the same manner as in the first embodiment.
  • the layer forming process is sequentially performed.
  • an electrolytic plating resist is applied to a portion of the laminate 120 excluding a portion (including IVH30) to be a conductor circuit on the first copper layer 32 (copper plating layer 3).
  • a certain resist 4 is formed (resist forming step).
  • the second copper layer 5 is formed on the surface of the first copper layer 32 by electrolytic copper plating, and the first copper layer 32 and the second copper layer 5 are formed. Is obtained (conductor circuit forming step).
  • FIG. 7 (g) after the nickel layer 6 is further formed on the surface of the second copper layer 5 by electrolytic nickel plating (nickel layer forming step), as shown in FIG. 7 (h). Then, the resist 4 which is an electrolytic plating resist is removed (resist removing step). After that, as shown in FIG. 7 (i), the portion of the first copper layer 32 (copper plating layer 3) covered with the resist 4 is removed by etching (etching step), and then, as shown in FIG. As shown, a solder resist forming step for forming a solder resist 7 on the surface is performed so that at least a part of the conductor circuit 50 on which the nickel layer 6 is formed is exposed.
  • the gold layer 8 is formed by electroless gold plating with respect to the part which did not form the soldering resist 7 among the conductor circuits 50 (circuit pattern) in which the nickel layer 6 was formed.
  • Form gold layer forming step.
  • the gold layer 8 is formed so as to cover the upper surface and the side surface of the conductor circuit 50 on which the nickel layer 6 is formed.
  • FIG. 8 is an enlarged schematic view showing a cross-sectional configuration of a portion of the conductor circuit 50 on which the nickel layer 6 after the gold layer 8 is formed.
  • the copper plating layer 3, the second copper layer 5, and the nickel layer 6 are laminated in this order on the insulating layer 15 formed on the surface of the inner layer plate 1 (not shown).
  • a gold layer 8 composed of a replacement gold plating film 11 and a reduction type gold plating film 9 is formed so as to cover the upper surface and side surfaces of these laminated structures.
  • the conductor circuit 50 which is an outer layer circuit, is formed on both surfaces of the inner layer plate 1 with the insulating layer 15 therebetween, and the nickel layer 6 and the gold layer 8 are formed on the necessary portions of the conductor circuit 50.
  • the semiconductor chip mounting substrate 10 having the configuration is obtained.
  • the portion of the conductor circuit 50 on which the nickel layer 6 and the gold layer 8 are formed can function as a wire bonding terminal or a solder connection terminal. Can be connected.
  • the nickel film formed on the side surface of the wiring by electroless nickel plating becomes thicker than the electroless nickel plating film on the top surface of the wiring because the plating activity on the side surface of the wiring increases due to the increase in hydrogen gas concentration. easy. In particular, this tendency becomes stronger as the distance between the wirings becomes smaller, and this also becomes a factor that a bridge is easily generated.
  • the inventors have described the following factors that cannot suppress the occurrence of the bridge after the electroless nickel plating treatment. I think so.
  • the conventional pretreatment liquid, the pretreatment method and the electroless plating catalyst liquid inactivate the etching residue (1) or the Pd catalyst residue (2) described above, or the Pd of (3). It is thought to reduce the amount of catalyst residue.
  • the cause of the bridge may be the hydrogen gas (4) as described above.
  • the hydrogen gas is generated between the wirings. It is considered that the generation of bridges cannot be sufficiently suppressed because the effect of suppressing the direct adsorption of the alloy layer by electroless nickel plating cannot be obtained.
  • the deposition rate is fast, for example, 0.2 to 0.3 ⁇ m / min. Since it is used at a temperature of about 60 to 80 ° C., the deposition rate is 0.005 to 0.03 ⁇ m / min, and even if hydrogen gas is generated, the activity is low. Such a difference in activity due to a difference in the deposition rate is considered to be a factor that determines the presence or absence of the occurrence of bridges.
  • electrolytic nickel plating is performed on a conductor circuit made of copper in a state where a resist is present, and after removing the resist, electroless gold plating is performed. That is, since electrolytic nickel plating is applied to the conductor circuit, the items (1) to (4) described above are less likely to cause a bridge. Furthermore, since the resist is present in the portion other than the conductor circuit, this also greatly suppresses the occurrence of the bridge.
  • solder connection reliability When electroless nickel / electroless gold plating is performed on a copper circuit as in the conventional case, as described in Non-Patent Document 2, the electroless nickel plating layer is dissolved by the displacement gold plating reaction, and the fragile layer is formed. Sometimes formed. In this fragile layer, the electroless nickel that is generally applied is electroless nickel-phosphorus alloy plating, and in the subsequent substitution gold plating reaction, only nickel is easily eluted, so that phosphorus is concentrated and remains dissolved. It is thought that it is formed by. And the solder connection reliability falls by formation of such a weak layer.
  • the average value of the crystal grain size of nickel on the surface opposite to the conductor circuit is 0.25 ⁇ m or more.
  • a certain nickel layer can be formed, and thereby excellent wire bonding properties can be obtained as compared with the case of performing conventional electroless nickel / electroless gold plating.
  • the reason is considered that the particle diameter of nickel in the electrolytic nickel film is different from that of the electroless nickel film.
  • electroless nickel is electroless nickel-phosphorus alloy plating as described above, and an amorphous film is formed, whereas a film formed by electrolytic nickel is crystalline. For this reason, the electrolytic nickel film has larger nickel crystal grains than the electroless nickel film. Furthermore, a brightening agent is generally added to the electrolytic nickel plating solution. However, in the present invention, the electrolytic nickel plating solution has a small amount of brightening agent or no brightening agent. Can grow greatly.
  • the primary brightener has the function of imparting gloss by refining the crystals of the film, and the secondary gloss.
  • the agent serves to fill small scratches that cannot be obtained with a primary brightener, ie, to provide a leveling effect.
  • aromatic sulfonic acids such as benzenesulfonic acid
  • aromatic sulfonamides such as p-toluenesulfonic acid amide
  • aromatic sulfonamides such as saccharin
  • aldehydes (formaldehyde, etc.), allyl, vinyl compounds (allylsulfonic acid, etc.), acetylene compounds (2-butyl 1,4-thiol, etc.), nitriles (ethyl cyanohydrin, etc.) are known. . In many cases, only the primary brightener is added to the electrolytic nickel plating solution.
  • the electroless gold plating film grows epitaxially, the larger the nickel crystal grains, the larger the gold crystal grains. It can have gold crystal grains at substantially the same level as when electrolytic gold plating is performed. Therefore, even if heat treatment is performed on the wire bonding terminal formed as described above, it is considered that the gold layer has a high effect of suppressing the diffusion of nickel, so that excellent wire bonding property can be exhibited.
  • the gold particle size tends to be slightly smaller when electroless gold plating is performed.
  • the additive to the electrolytic nickel plating solution is suppressed as much as possible, or the electrolytic nickel plating solution to which no additive is added is used, the particle size of nickel in the electrolytic nickel film can be increased. Therefore, in the present invention, after forming the nickel layer 6 by electrolytic nickel plating, the gold layer 8 can be formed by electroless gold plating, whereby fine wiring can be achieved. On the other hand, the gold grains in the gold layer 8 can be achieved. Since the diameter can be kept large, high wire bonding properties can be obtained.
  • the nickel layer 6 is formed by electrolytic nickel plating on the entire region of the second copper layer 3 (conductor circuit).
  • the nickel layer 6 is a predetermined layer on the second copper layer 3. You may make it form partially in this position.
  • a resist upper resist
  • the nickel layer 6 can be formed only on the second copper layer 3 on which no is formed. In this case, a region not to be a solder connection terminal or wire bonding terminal on the conductor circuit (second copper layer 3) is not covered with the nickel layer 6 and directly contacts the solder resist 7 formed on the upper portion. It becomes like this. Since the solder resist 7 often has higher adhesion to copper than nickel, the above-described configuration can increase the adhesion of the solder resist 7 and further improve the reliability.
  • the outer layer conductor circuit is formed on both surfaces of the inner layer plate.
  • the present invention is not necessarily limited thereto.
  • the outer layer conductor circuit is formed only on one surface side of the inner layer plate. It may be.
  • it is good also as a multilayer board provided with the multilayer conductor circuit by using the semiconductor chip mounting board
  • Example 1 Manufacture of semiconductor chip mounting substrates
  • 1a Preparation of inner layer board
  • a plate MCL-E-679 manufactured by Hitachi Chemical Co., Ltd., trade name
  • the copper foil in unnecessary portions is removed by etching, through holes are formed, and an inner layer circuit is formed on the surface.
  • An inner layer plate (inner layer plate 1) was obtained.
  • a carbon dioxide gas impact laser drilling machine L-500 (trade name, manufactured by Sumitomo Heavy Industries, Ltd.) is used to form a non-through hole having a diameter of 80 ⁇ m from above the copper foil 22. I opened IVH30. Furthermore, the substrate after IVH30 formation was immersed in a mixed aqueous solution of potassium permanganate 65 g / L and sodium hydroxide 40 g / L at a liquid temperature of 70 ° C. for 20 minutes to remove smears in the holes.
  • Electroless Copper Plating As shown in FIG. 1 (d), the substrate after the step (1c) was placed on HS-202B (trade name, manufactured by Hitachi Chemical Co., Ltd.), which is a palladium solution, at 25 ° C. The catalyst was applied to the surface of the copper foil 22 by dipping for a minute. Thereafter, electroless copper plating was performed using a CUST-201 (trade name, manufactured by Hitachi Chemical Co., Ltd.) at a liquid temperature of 25 ° C. for 30 minutes. Thus, an electroless copper plating layer (copper plating layer 3) having a thickness of 0.3 ⁇ m was formed on the copper foil 21 and the surface in the IVH 30.
  • HS-202B trade name, manufactured by Hitachi Chemical Co., Ltd.
  • Electrolytic copper plating As shown in FIG.1 (f), about 20 micrometers of electrolytic copper plating is carried out on the copper plating layer 3 on the conditions of the liquid temperature of 25 degreeC, and the current density of 1.0 A / dm2 using a copper sulfate bath.
  • an electrolytic copper plating film (second copper layer 5) was formed on the surface opposite to the surface on which the pattern shape was formed so that a pad having a land diameter of 600 ⁇ m for connecting solder balls was formed.
  • Electrolytic nickel plating As shown in FIG. 2 (g), using an electrolytic nickel plating solution having the following composition that does not contain a brightener, under conditions of a liquid temperature of 55 ° C. and a current density of 1.5 A / dm 2 , Electrolytic nickel plating was performed on the electrolytic copper plating layer so as to obtain a thickness of about 3 ⁇ m, and an electrolytic nickel film (nickel layer 6) was formed.
  • solder resist As shown in FIG. 2 (j), a photosensitive solder resist “PSR-4000 AUS5” (trade name, manufactured by Taiyo Ink Manufacturing Co., Ltd.) is applied to the upper surface of the substrate after etching. It was applied with a roll coater so that the thickness after curing was 40 ⁇ m. Subsequently, by performing exposure and development, a solder resist 7 having an opening at a desired location on the conductor circuit was formed. Further, a solder resist 7 having an opening diameter of 500 ⁇ m was formed on the upper surface of a copper pad having a land diameter of 600 ⁇ m in order to form a solder ball connection pad on the lower surface.
  • PSR-4000 AUS5 trade name, manufactured by Taiyo Ink Manufacturing Co., Ltd.
  • Electroless gold plating As shown in FIG. 2 (k), the substrate after the solder resist 7 was formed was placed on HGS-100 (Hitachi Chemical Industry Co., Ltd., trade name) as a replacement gold plating solution at 85 ° C. It was immersed for 2 minutes and further washed with water for 1 minute. Next, it is immersed in HGS-2000 (trade name, manufactured by Hitachi Chemical Co., Ltd.) which is a reduced type gold plating solution at 70 ° C. for 45 minutes, and further washed with water for 5 minutes to produce an electroless gold plating film (gold layer 8 ) Was formed. The total film thickness of the electroless gold plating film obtained by displacement gold plating and reduction type gold plating was 0.5 ⁇ m.
  • the thickness of the nickel layer, the palladium layer, and the gold layer is the fluorescent X-ray film thickness meter SFT9500 (trade name, manufactured by SII Nano Technology Co., Ltd.). And measured.
  • a semiconductor chip mounting substrate having terminal portions covered with the gold layer 8 on the upper and lower surfaces as shown in FIG.
  • the upper terminal portion corresponds to a wire bonding connection terminal
  • the lower terminal portion corresponds to a solder connection terminal.
  • the semiconductor chip mounting substrate has 1000 of each of these terminals (the same applies to the following examples and comparative examples).
  • D Plating partially protrudes from the outer periphery of the terminal portion and deposits, and the distance between the circuit conductors is 5 ⁇ m or more and less than 15 ⁇ m.
  • E Plating partially protrudes and precipitates on the outer periphery of the terminal portion, and the distance between the circuit conductors is less than 5 ⁇ m.
  • the wire bonding property (wire bonding connectivity) of the connection terminal was evaluated by the following reference
  • a gold wire pull test is performed to measure the strength until the gold wire is pulled and detached from the terminal using a bond tester (trade name: BT2400PC, manufactured by Dage). Connection reliability was evaluated for each terminal. The obtained results are shown in Table 1.
  • D The average value of wire pull strength is less than 3 g
  • solder connection reliability of the connection terminals was evaluated according to the following criteria. That is, after connecting Sn-3.0Ag-0.5Cu solder balls with a diameter of 0.76 mm to 1000 solder connection terminals on a semiconductor chip mounting substrate in a reflow furnace (peak temperature 252 ° C.), impact resistance Using a high-speed bond tester 4000HS (trade name, manufactured by Daisy Corporation), a shear (shear) test of the solder balls was performed under the condition of about 200 mm / sec (leaving time 0 h). In addition, after preparing a plurality of semiconductor chip mounting substrates to which solder balls are connected by reflow and leaving them at 150 ° C. for 100, 300, and 1000 hours, respectively, a solder ball shear (shear) test is similarly performed on these substrates. It was.
  • the evaluation criteria of solder connection reliability are as follows, and evaluation was performed for each terminal based on such criteria. The obtained results are shown in Table 1.
  • D Breakage in modes other than shearing due to shear in the solder balls was observed at 101 or more locations.
  • the nickel layer 6 in contact with the gold layer 8 was measured by an electron backscatter (EBSD) method (hereinafter abbreviated as EBSD), and an average particle size was obtained.
  • EBSD electron backscatter
  • SU6600 trade name, manufactured by Hitachi, Ltd.
  • OIM Orientation Imaging Macrograph, analysis software name “OIMA Analysis”
  • the average particle diameter is obtained by measuring the cross section of the nickel layer 6 in contact with the gold layer 8 with a width of 15 ⁇ m, calculating the cross-sectional area of each crystal grain, obtaining the average, and calculating the average diameter when converted to a circle. The particle size was taken. The central part of the circuit conductor width of 35 ⁇ m was observed by EBSD.
  • Table 3 shows the average value of the crystal grain size of nickel on the surface on the gold layer 8 side in the nickel layer 6 obtained by such observation.
  • Example 2 Manufacture of semiconductor chip mounting substrates
  • SA-100 made by Hitachi Chemical Co., Ltd., a product manufactured by Hitachi Chemical Co., Ltd.
  • a palette made by Kojima Chemical Co., Ltd.
  • a film palladium layer was deposited to a thickness of 0.1 ⁇ m.
  • step (1k) was replaced with HGS-100 (Hitachi Kasei Kogyo Co., Ltd., trade name) with the substitution gold plating in the step.
  • HGS-100 Haitachi Kasei Kogyo Co., Ltd., trade name
  • a semiconductor chip mounting substrate was obtained in the same manner except that it was performed by dipping at 85 ° C. for 10 minutes.
  • Example 3 Manufacture of semiconductor chip mounting substrates
  • parablite SST-L Japanese High Purity Chemical Co., Ltd., trade name
  • Electrolytic palladium plating was performed at 60 ° C. and 1 A / dm 2 for 40 seconds to deposit a palladium plating film (palladium layer) having a thickness of 0.2 ⁇ m.
  • the step (1k) was replaced with HGS-100 (Hitachi Kasei Kogyo Co., Ltd., trade name) with the substitution gold plating in the step.
  • a semiconductor chip mounting substrate was obtained in the same manner except that it was performed by dipping at 85 ° C. for 10 minutes.
  • Example 4 Manufacture of semiconductor chip mounting substrates
  • acid strike Nihon High-Purity Chemical Co., Ltd., trade name
  • Strike electrolytic gold plating was performed at 2 ° C. and 20 ° C. for 20 seconds.
  • the steps (1h) to (1j) in Example 1 were performed in the same manner.
  • the substrate after the solder resist 7 is formed is immersed in HGS-2000 (trade name, manufactured by Hitachi Chemical Co., Ltd.) which is a reduction type gold plating solution for 45 minutes at 70 ° C., and further washed with water for 5 minutes.
  • a gold layer was further formed on the gold layer formed by strike electrolytic gold plating.
  • the total thickness of the gold layers formed by strike electrolytic gold plating and reduction type gold plating was 0.5 ⁇ m.
  • Example 5 Manufacture of semiconductor chip mounting substrates After performing the steps (1a) to (1g) in Example 1, parablite SST-L (Japan High Purity Chemical Co., Ltd., trade name) which is an electrolytic palladium plating solution was used on the surface of the nickel layer 6. Electrolytic palladium plating was performed at 60 ° C. and 1 A / dm 2 for 40 seconds to deposit a palladium plating film (palladium layer) having a thickness of 0.2 ⁇ m. Subsequently, the surface of the palladium plating film is subjected to strike electrolytic gold plating at 40 ° C.
  • parablite SST-L Japanese High Purity Chemical Co., Ltd., trade name
  • Example 6 Manufacture of semiconductor chip mounting substrates
  • SA-100 made by Hitachi Chemical Co., Ltd., a product manufactured by Hitachi Chemical Co., Ltd.
  • a palette made by Kojima Chemical Co., Ltd.
  • a step of forming a palladium layer on the nickel layer 6 was performed by depositing a 0.1 ⁇ m film.
  • step (1k) was performed in the same manner except that the substitution gold plating in the step was performed by immersing in HGS-100 (Hitachi Chemical Industry Co., Ltd., trade name) at 85 ° C. for 10 minutes. A semiconductor chip mounting substrate was obtained.
  • HGS-100 Haitachi Chemical Industry Co., Ltd., trade name
  • Example 7 Manufacture of semiconductor chip mounting substrates
  • the electrolytic nickel plating solution having the following composition containing a brightener (primary brightener)
  • the second copper layer under the conditions of a liquid temperature of 55 ° C. and a current density of 1.5 A / dm 2.
  • a substrate for mounting a semiconductor chip is formed in the same manner as in Example 1 except that electrolytic nickel plating is performed on 5 so as to obtain a thickness of about 3 ⁇ m, and nickel layer 6 is formed on second copper layer 5. Obtained.
  • Nickel sulfate 240 g / L Nickel chloride: 45g / L Boric acid: 30 g / L Surfactant: 3ml / L (Nippon High Purity Chemical Co., Ltd., trade name: pit inhibitor # 62) Saccharin (brightener): 0.1 g / L pH: 4
  • Example 1 The obtained semiconductor chip mounting substrate was evaluated in the same manner as in Example 1 for fine wiring formability, wire bonding properties, solder connection reliability, and solder resist adhesion. The obtained results are shown in Table 1. Further, in the same manner as in Example 1, the diffusion state of nickel on the gold film surface was evaluated. The obtained results are shown in Table 2. Further, the crystal grain sizes of nickel and gold in each of the nickel layer 6 and the gold layer 8 were observed using FIB / SIM in the same manner as in Example 1. The obtained result is shown in FIG. Further, as in Example 1, the crystal grain size of the surface of the nickel layer 6 in contact with the gold layer 8 was measured by EBSD. The obtained results are shown in Table 3.
  • Example 8 Manufacture of semiconductor chip mounting substrates
  • the electrolytic nickel plating solution having the following composition containing a brightener (primary brightener)
  • the second copper layer under the conditions of a liquid temperature of 55 ° C. and a current density of 1.5 A / dm 2.
  • a substrate for mounting a semiconductor chip is formed in the same manner as in Example 1 except that electrolytic nickel plating is performed on 5 so as to obtain a thickness of about 3 ⁇ m, and nickel layer 6 is formed on second copper layer 5. Obtained.
  • Nickel sulfate 240 g / L Nickel chloride: 45g / L Boric acid: 30 g / L Surfactant: 3ml / L (Nippon High Purity Chemical Co., Ltd., trade name: pit inhibitor # 62) Saccharin (brightener): 0.3 g / L pH: 4
  • Example 1 The obtained semiconductor chip mounting substrate was evaluated in the same manner as in Example 1 for fine wiring formability, wire bonding properties, solder connection reliability, and solder resist adhesion. The obtained results are shown in Table 1.
  • Example 1 the diffusion state of nickel on the gold film surface was evaluated. The obtained results are shown in Table 2.
  • Example 2 the crystal grain sizes of nickel and gold in each of the nickel layer 6 and the gold layer 8 were observed by FIB / SIM in the same manner as in Example 1.
  • the obtained results are shown in FIG.
  • Example 1 the crystal grain size of the surface of the nickel layer 6 in contact with the gold layer 8 was measured by EBSD. The obtained results are shown in Table 3.
  • Example 9 Manufacture of semiconductor chip mounting substrates (2a) Preparation of inner layer plate As shown in FIG. 6 (a), a glass cloth base epoxy copper clad laminate having a thickness of 0.2 mm, in which a copper foil having a thickness of 18 ⁇ m is bonded to both sides of an insulating base. MCL-E-679 (trade name, manufactured by Hitachi Chemical Co., Ltd.) is used to remove unnecessary portions of the copper foil by etching and form through holes to form an inner layer board 1 on which an inner layer circuit is formed. Was made.
  • thermosetting insulating resin film ABF-45H (Ajinomoto Fine Techno Co., Ltd., trade name) Under the condition of 30 kgf / cm 2 , the laminate was heated and pressed for 60 minutes to form a buildup film 15.
  • an electrolytic copper plating is 20 ⁇ m on the copper plating layer 3 using a copper sulfate bath at a liquid temperature of 25 ° C. and a current density of 1.0 A / dm 2.
  • Electrolytic nickel plating As shown in FIG. 7 (g), using an electrolytic nickel plating solution that does not contain a brightener having the following composition, under conditions of a liquid temperature of 55 ° C. and a current density of 1.5 A / dm 2 . Then, electrolytic nickel plating was performed on the second copper layer 5 so as to obtain a thickness of about 3 ⁇ m, and a nickel layer 6 was formed on the second copper layer 5.
  • solder resist As shown in FIG. 7 (j), a photosensitive solder resist “PSR-4000 AUS5” (trade name, manufactured by Taiyo Ink Manufacturing Co., Ltd.) is applied to the upper surface of the substrate after etching. It was applied with a roll coater so that the thickness after curing was 40 ⁇ m. Subsequently, by performing exposure and development, a solder resist 7 having an opening at a desired location on the conductor circuit was formed. Further, a solder resist 7 having an opening diameter of 500 ⁇ m was formed on the upper surface of a copper pad having a land diameter of 600 ⁇ m in order to form a solder ball connection pad on the lower surface.
  • PSR-4000 AUS5 trade name, manufactured by Taiyo Ink Manufacturing Co., Ltd.
  • Example 10 Manufacture of semiconductor chip mounting substrates
  • parablite SST-L Japanese High Purity Chemical Co., Ltd., trade name
  • Electrolytic palladium plating was performed at 60 ° C. and 1 A / dm 3 for 40 seconds to deposit a palladium plating film (palladium layer) having a thickness of 0.2 ⁇ m.
  • Example 1 Thereafter, the steps (1h) to (1j) in Example 1 were performed, and then immersed in a pallet (Kojima Chemical Co., Ltd., trade name), which is a reduced palladium plating solution, for 1 minute at 70 ° C. A 0.1 ⁇ m-thick palladium plating film (palladium layer) was deposited. Thereafter, the step (1k) in Example 1 was performed except that the substitution gold plating in the step was immersed in HGS-100 (Hitachi Chemical Industry Co., Ltd., trade name) at 85 ° C. for 10 minutes. In the same manner, a semiconductor chip mounting substrate was obtained.
  • HGS-100 Haitachi Chemical Industry Co., Ltd., trade name
  • the substrate was immersed in SA-100 (trade name, manufactured by Hitachi Chemical Co., Ltd.), a plating activation treatment solution, at 25 ° C. for 5 minutes, washed with water for 1 minute, It was immersed in nickel PS-100 (trade name, manufactured by Hitachi Chemical Co., Ltd.), an electroless nickel plating solution, at 85 ° C. for 12 minutes and washed with water for 1 minute. Thereby, a 3 ⁇ m electroless nickel plating film was formed on the second copper layer.
  • SA-100 trade name, manufactured by Hitachi Chemical Co., Ltd.
  • the substrate after the formation of the electroless nickel plating film was immersed in HGS-100 (trade name, manufactured by Hitachi Chemical Co., Ltd.), a substitution gold plating solution, at 85 ° C. for 10 minutes, and then washed with water for 1 minute. Then, it was immersed for 45 minutes at 70 ° C. in HGS-2000 (trade name, manufactured by Hitachi Chemical Co., Ltd.), which is a reduced gold plating solution, and washed with water for 5 minutes. Thus, a semiconductor chip mounting substrate was obtained. The total thickness of the gold layers obtained by displacement gold plating and reduction-type gold plating was 0.5 ⁇ m.
  • Example 1 The obtained semiconductor chip mounting substrate was evaluated in the same manner as in Example 1 for fine wiring formability, wire bonding properties, solder connection reliability, and solder resist adhesion. The obtained results are shown in Table 1. Further, in the same manner as in Example 1, the diffusion state of nickel on the gold layer surface was evaluated. The obtained results are shown in Table 2. Further, the crystal grain sizes of nickel and gold in each of the nickel layer and the gold layer were observed by FIB / SIM in the same manner as in Example 1. The obtained result is shown in FIG. Further, as in Example 1, the crystal grain size on the surface of the nickel layer in contact with the gold layer was measured by EBSD. The obtained results are shown in Table 3.
  • a substituted palladium plating solution having the following composition, which is a plating activation treatment solution, for 5 minutes, and then washed with water and dried, and then substituted palladium plated on the second copper layer. A film was formed.
  • Composition of substituted palladium plating solution As palladium chloride (Pd): 100 mg / L Ammonium chloride: 10 g / L pH: 2 (adjusted with hydrochloric acid)
  • the treated substrate was immersed in nickel PS-100 (trade name, manufactured by Hitachi Chemical Co., Ltd.), which is an electroless nickel plating solution, at 85 ° C. for 12 minutes, and then washed with water for 1 minute. Thereby, a 3 ⁇ m electroless nickel plating film was formed on the palladium plating film.
  • the substrate was immersed in HGS-100 (trade name, manufactured by Hitachi Chemical Co., Ltd.), a replacement gold plating solution, at 85 ° C. for 10 minutes, washed with water for 1 minute, and then reduced gold plating solution.
  • HGS-2000 trade name, manufactured by Hitachi Chemical Co., Ltd.
  • the total thickness of the gold layers obtained by displacement gold plating and reduction-type gold plating was 0.5 ⁇ m.
  • Example 1 The obtained semiconductor chip mounting substrate was evaluated in the same manner as in Example 1 for fine wiring formability, wire bonding properties, solder connection reliability, and solder resist adhesion. The obtained results are shown in Table 1. Further, as in Example 1, the crystal grain size on the surface of the nickel layer in contact with the gold layer was measured by EBSD. The obtained results are shown in Table 3.
  • the substrate after the treatment with the substituted palladium plating solution is immersed in nickel PS-100 (trade name, manufactured by Hitachi Chemical Co., Ltd.), which is an electroless nickel plating solution, at 85 ° C. for 12 minutes, and then for 1 minute. Washed with water. Thereby, a 3 ⁇ m electroless nickel plating film was formed on the palladium plating film.
  • the substrate was immersed in HGS-100 (trade name, manufactured by Hitachi Chemical Co., Ltd.), which is a displacement gold plating solution, at 85 ° C. for 10 minutes, washed with water for 1 minute, and reduced gold plating solution.
  • Example 1 The obtained semiconductor chip mounting substrate was evaluated in the same manner as in Example 1 for fine wiring formability, wire bonding properties, solder connection reliability, and solder resist adhesion. The obtained results are shown in Table 1. Further, as in Example 1, the crystal grain size on the surface of the nickel layer in contact with the gold layer was measured by EBSD. The obtained results are shown in Table 3.
  • step (1g) Manufacture of semiconductor chip mounting substrates
  • the electrolytic nickel plating solution having the following composition containing a brightener (primary brightener)
  • the second copper layer under the conditions of a liquid temperature of 55 ° C. and a current density of 1.5 A / dm 2.
  • a substrate for mounting a semiconductor chip was obtained in the same manner as in Example 1 except that electrolytic nickel plating was performed so that a thickness of about 3 ⁇ m was obtained and a nickel layer was formed on the second copper layer.
  • Nickel sulfate 240 g / L Nickel chloride: 45g / L Boric acid: 30 g / L Surfactant: 3ml / L (Nippon High Purity Chemical Co., Ltd., trade name: pit inhibitor # 62) Saccharin (brightener): 2 g / L pH: 4
  • the obtained semiconductor chip mounting substrate was evaluated in the same manner as in Example 1 for fine wiring formability, wire bonding properties, solder connection reliability, and solder resist adhesion. The obtained results are shown in Table 1. Further, in the same manner as in Example 1, the diffusion state of nickel on the gold layer surface was evaluated. The obtained results are shown in Table 2. Further, the crystal grain sizes of nickel and gold in each of the nickel layer and the gold layer were observed by FIB / SIM in the same manner as in Example 1. The obtained result is shown in FIG. Furthermore, the crystal grain size of the nickel layer in contact with the gold layer was measured by EBSD. The obtained results are shown in Table 3.
  • the substrate after the solder resist was formed was immersed in SA-100 (trade name, manufactured by Hitachi Chemical Co., Ltd.), which is a plating activation treatment solution, at 25 ° C. for 5 minutes and washed with water for 1 minute.
  • SA-100 trade name, manufactured by Hitachi Chemical Co., Ltd.
  • nickel PS-100 trade name, manufactured by Hitachi Chemical Co., Ltd.
  • electroless nickel plating solution at 85 ° C. for 12 minutes and washed with water for 1 minute.
  • strike electrolysis gold plating is performed for 20 seconds at 40 ° C. and 2 A / dm 2 using acid strike (Nihon Kosei Chemical Co., Ltd., trade name) which is a strike electrolysis gold plating solution. went. Furthermore, electrolytic gold plating was performed at 70 ° C. and 0.3 A / dm 2 for 4 minutes using a tempe resist (Japan High Purity Chemical Co., Ltd., trade name) which is an electrolytic gold plating solution. Thus, a semiconductor chip mounting substrate was obtained. The total film thickness of the gold layer formed by strike electrolytic gold plating and electrolytic gold plating was 0.5 ⁇ m.
  • the obtained semiconductor chip mounting substrate was evaluated in the same manner as in Example 1 for fine wiring formability, wire bonding properties, solder connection reliability, and solder resist adhesion.
  • the obtained results are shown in Table 1.
  • the diffusion state of nickel on the gold layer surface was evaluated.
  • the obtained results are shown in Table 2.
  • the crystal grain sizes of nickel and gold in each of the electroless nickel plating film and the gold layer were observed by FIB / SIM in the same manner as in Example 1.
  • the obtained result is shown in FIG.
  • the crystal grain size of the electroless nickel plating film surface in contact with the gold layer was measured by EBSD.
  • Table 3 The obtained results are shown in Table 3.
  • Example 1 in Examples 1, 7 and 8, it was formed by performing electroless gold plating after electrolytic nickel plating containing no brightener or suppressing the amount of brightener. From the results of FIB / SIM observation, the nickel layer 6 / gold layer 8 was confirmed to have a large crystal grain size of nickel in the nickel layer 6 and a large crystal grain size of gold in the gold layer. In the case of Example 1, the abundance of nickel in the gold layer 8 after the heat treatment for 50 hours was as small as 3.2 at%, and the wire bonding property was good.
  • SYMBOLS 1 ... Inner layer board, 2 ... Copper foil with resin, 3 ... Copper plating layer, 4 ... Resist (plating resist), 5 ... 2nd copper layer, 6 ... Nickel layer, 7 ... Solder resist, 8 ... Gold layer, 9 DESCRIPTION OF SYMBOLS ... Reduction type gold plating film, 11 ... Substitution gold plating film, 13 ... Metal layer, 15 ... Insulating layer, 21 ... Insulating layer, 22 ... Copper foil, 30 ... IVH, 32 ... First copper layer, 50 ... Conductor Circuit: 100... Inner layer substrate, 102... Inner layer circuit, 104... Inner layer via, 110.

Landscapes

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Abstract

 本発明は、微細配線を形成する場合であっても、ブリッジの発生を低減でき、しかも優れたワイヤボンディング性及びはんだ接続信頼性を得ることが可能な半導体チップ搭載用基板の製造方法を提供することを目的とする。本発明の半導体チップ搭載用基板の製造方法は、内層回路を表面に有する内層板と絶縁層を隔てて内層板上に設けられた第1の銅層とを有する積層体における第1の銅層上に、導体回路となるべき部分を除いてレジストを形成するレジスト形成工程、第1の銅層上に電解銅めっきにより第2の銅層を形成して導体回路を得る導体回路形成工程、導体回路上の少なくとも一部に、電解ニッケルめっきによりニッケル層を形成するニッケル層形成工程、レジストを除去するレジスト除去工程、第1の銅層をエッチングにより除去するエッチング工程、及び導体回路上の少なくとも一部に、無電解金めっきにより金層を形成する金層形成工程を有する。

Description

半導体チップ搭載用基板及びその製造方法
本発明は、半導体チップ搭載用基板及びその製造方法に関する。
近年、パソコン、携帯電話、無線基地局、光通信装置、サーバ及びルータ等の電子機器において、大小問わず、機器の小型化、軽量化、高性能化及び高機能化が進んでいる。また、CPU、DSP及び各種メモリ等のLSIの高速化並びに高機能化とともに、SoC(System on a chip)やSiP(System In Package)等の高密度実装技術の開発も行われている。
このため、半導体チップ搭載用基板やマザーボードには、ビルドアップ方式の多層配線基板が使用されるようになっている。また、パッケージの多ピン狭ピッチ化といった実装技術の進歩により、半導体チップ搭載用基板は、QFP(Quad Flat Package)からBGA(Ball Grid Array)/CSP(Chip Size Package)実装へと進化している。
半導体チップ搭載用基板と半導体チップとの接続には、例えば、金ワイヤボンディングが用いられる。また、半導体チップと接続された半導体チップ搭載用基板は、はんだボールによって配線板(マザーボード)と接続される。そのため、半導体チップ搭載用基板は、通常、半導体チップ又は配線板に接続するための接続端子をそれぞれ有している。これらの接続端子には、金ワイヤ又ははんだとの良好な金属接合を確保するために、金めっきが施されることが多い。
従来、接続端子に金めっきを施す方法としては、電解金めっきが広く適用されてきた。しかし、最近では、半導体チップ搭載用基板の小型化による配線の高密度化に伴って、接続端子の表面に電解金めっきを施すための配線を確保することが困難になりつつある。そこで、接続端子への金めっき方法として、電解めっきをするためのリード線が不要である無電解金めっき(置換金めっきや還元金めっき)のプロセスが注目され始めている。例えば、下記非特許文献1に記載されているように、端子部分の銅箔表面に、無電解ニッケルめっき皮膜/無電解金めっき皮膜を形成することが知られている。
しかしながら、非特許文献2に記載されている通り、無電解ニッケルめっき/無電解金めっきの方法では、電解ニッケルめっき/電解金めっきの方法と比較して、はんだ接続信頼性や熱処理後のワイヤボンディング性が低下することが知られている。
また、配線に無電解ニッケルめっきを行うと、ブリッジと呼ばれる、配線間に無電解ニッケルめっき皮膜が析出する現象が発生し、これにより短絡不良が引き起こされる場合がある。このブリッジを抑制するためには、例えば、特許文献1、2に示すようなブリッジを抑制するための前処理液及び前処理方法が提案されている。また、特許文献3に示すように、ブリッジを抑制するための無電解めっき用触媒液も提案されている。
特開平9-241853号公報 特許第3387507号 特開平11-124680号公報
社団法人プリント回路学会誌「サーキットテクノロジー」(1993年 Vol.8 No.5 368~372頁) 表面技術(2006年 Vol.57 No.9 616~621頁)
ところで、近年では、セミアディティブ法等の配線形成方法の利用によって、パターン間の間隔が50μmを下回るような超微細パターン、例えば、配線幅/配線間隔(以下、「L/S」と略す。)=35μm/35μmという微細配線を有する製品が量産化され始めている。
このような超微細パターンを有する基板において、銅からなる回路に無電解ニッケルめっきを施した後、その上に無電解金めっきを施して接続端子を形成する従来技術としては、例えば、次のような方法が知られている。
すなわち、銅箔付樹脂を用いたセミアディティブ法を、
(1)内層回路を表面に有する内層板の上下に、銅箔付き樹脂をラミネートする工程、
(2)銅箔付き樹脂にインタースティシャルバイアホール(IVH)を設け、銅箔上およびIVH内部に無電解銅めっき層を形成する工程、
(3)無電解銅めっき層上における導体回路を形成すべき箇所を除いて電解めっきレジストを形成する工程、
(4)導体回路を形成すべき箇所に、電解銅めっきにより銅回路を形成する工程、(5)電解めっきレジストを剥離する工程、
(6)エッチング液を用いて、導体回路を形成すべき部分以外の部分の上記銅箔及び無電解銅めっき層をエッチングにより除去する工程、
(7)導体回路が形成された基板の表面にソルダーレジストパターンを形成する工程、
(8)導体回路上に無電解ニッケルめっき皮膜を形成する工程、及び、
(9)前記導体回路の最表面に、さらに無電解金めっき皮膜を形成する工程、により実施することが知られている。すなわち、銅からなる導体回路上の特定部位に、無電解ニッケルめっき(工程(8))/無電解金めっき(工程(9))を行い、これによって接続端子を形成する。
前述の通り、半導体チップ搭載用基板の小型化による配線の高密度化に伴って、接続端子部分を、従来の電解ニッケル/電解金めっき方法に代えて、リード線不要な無電解めっき技術を用いることが必須となりつつある。そのため、上記のようなセミアディティブ法でも無電解ニッケルめっき/無電解金めっきが適用されている。
しかしながら、本発明者らが検討を行った結果、L/S=35μm/35μm程度の微細配線上に、無電解ニッケルめっき液を用いて無電解ニッケルめっきを施す場合、導体間の絶縁信頼性を充分に確保することが困難であることが判明した。すなわち、上述した特許文献1~3に記載の前処理液や前処理方法、無電解めっき用触媒液等のブリッジを低減する手法を適用しても、微細配線とした場合には、導体間の基材上に無電解ニッケルめっきが析出し易いため、充分な効果が得られないことが判明した。また、このような微細配線とした場合、無電解ニッケルめっき/無電解金めっきを適用すると、電解ニッケルめっき/電解金めっきを適用した場合と比較して、ワイヤボンディング性とはんだ接続信頼性とが著しく低くなることも判明した。
本発明は、このような事情に鑑みてなされたものであり、微細配線を形成する場合であっても、ブリッジの発生を低減でき、しかも優れたワイヤボンディング性及びはんだ接続信頼性を得ることが可能な半導体チップ搭載用基板の製造方法及びこれにより得られる半導体チップ搭載用基板を提供することを目的とする。
上記目的を達成するため、本発明者らが鋭意検討を行ったところ、パターン間の間隔が50μmを下回るような超微細パターン(例えば、L/S=35μm/35μm程度の微細配線)において、銅配線上に無電解ニッケルめっきを施した場合にブリッジが生じ易いのは、無電解ニッケルめっきによって銅配線の側面にもニッケルめっきが施されてしまうことが一因であると推測した。そこで、このような側面へのニッケルめっきを抑制することで、ブリッジの発生を大幅に低減できるようになることを見出し、本発明を想到するに至った。
すなわち、本発明の半導体チップ搭載用基板の製造方法は、内層回路を表面に有する内層板と、内層回路と一部で接続するように絶縁層を隔てて内層板上に設けられた第1の銅層とを有する積層体における第1の銅層上に、導体回路となるべき部分を除いてレジストを形成するレジスト形成工程と、第1の銅層上の導体回路となるべき部分に、電解銅めっきにより第2の銅層を形成して、第1の銅層及び第2の銅層からなる導体回路を得る導体回路形成工程と、導体回路上の少なくとも一部に、電解ニッケルめっきにより、導体回路とは反対側の面における結晶粒径の平均値が0.25μm以上であるニッケル層を形成するニッケル層形成工程と、レジストを除去するレジスト除去工程と、レジストに覆われていた部分の第1の銅層をエッチングにより除去するエッチング工程と、ニッケル層が形成された導体回路上の少なくとも一部に、無電解金めっきにより金層を形成する金層形成工程とを有することを特徴とする。
上記本発明の半導体チップ搭載用基板の製造方法では、第1の銅層上に、導体回路のパターンに合わせて電解めっき用のレジストを形成した後、電解銅めっきにより第2の銅層を形成し、続けて電解ニッケルめっきによりニッケル層を形成している。このように、電解ニッケルめっきを行う際に、導体回路以外の部分にレジストが存在しているため、これによって導体回路の側面にニッケルめっきが施されることを防止できる。したがって、本発明によれば、超微細パターンとする場合であっても、ブリッジの形成が大幅に低減される。
さらに、上記のように導体回路上へのニッケル層の形成は、無電解ニッケルめっきではなく電解ニッケルめっきにより行うため、微細配線とする場合であっても、ワイヤボンディング性及びはんだ接続信頼性を良好に得ることもできる。また、ニッケル層上への金層の形成は、無電解金めっきにより行うことから、電解めっきを行う場合のようなリード線を用いる必要がなく、微細配線を形成しても独立端子となるべき部分に良好に金めっきを行うことができる。そのため、半導体チップ搭載用基板の更なる小型化・高密度化にも対応することができる。
そして、このような半導体チップ搭載用基板の製造方法においては、例えば、上記導体回路の少なくとも一部を、はんだ接続用端子やワイヤボンディング用端子等の接続用の端子とし、特にこの部分にニッケル層及び金層を形成することで、ワイヤボンディング性及びはんだ接続信頼性が良好な半導体チップ搭載用基板が得られる。
上記本発明の半導体チップ搭載用基板の製造方法は、エッチング工程後、金層形成工程前に、ニッケル層が形成された導体回路の少なくとも一部が露出するように、表面にソルダーレジストを形成するソルダーレジスト形成工程を有すると好ましい。こうすれば、金層を形成しない部位の導体回路を保護することができ、導体回路上の目的とする位置に金層を形成することが容易となるほか、金めっきによるブリッジの形成も防ぐことが可能となる。
上記レジスト形成工程においては、内層板上に、樹脂を主成分とする絶縁層と銅箔とが積層された樹脂付き銅箔を、絶縁層が内層板側に向くようにして積層し、内層板上に積層された樹脂付き銅箔に、内層回路の一部が露出するようにバイアホールを形成し、銅箔及びバイアホール内を覆うように無電解銅めっきにより銅めっき層を形成して、銅箔及び銅めっき層からなり内層回路と一部で接続する第1の銅層を有する積層体を得た後、積層体における第1の銅層上に、導体回路となるべき部分を除いてレジストを形成することができる。
この場合、樹脂付き銅箔における銅箔及び無電解銅めっきによる銅めっき層は、シード層として機能することができ、また、これらからなる第1の銅層は、その上部に更に第2の銅層が積層されることで導体回路を形成する。そして、上記のレジスト形成工程によれば、このような第1の銅層を備える積層体を良好に得ることが可能となる。なお、シード層とは、電解めっきを行うための下地となる金属皮膜をいう。
このようなレジスト形成工程においては、樹脂付き銅箔における銅箔の厚みが、5μm以下であることが好ましい。こうすれば、シード層である銅箔が薄いため、レジストの除去後、導体回路以外の部分に残ったシード層(銅箔)を除去することが容易となり、導体回路を更に良好に形成することが可能となる。
また、レジスト形成工程においては、内層回路を表面に有する内層板上に、導電性を有しないフィルムを積層して絶縁層を形成し、内層板上に積層されたフィルムに、内層回路の一部が露出するようにバイアホールを形成し、絶縁層及びバイアホール内を覆うように無電解銅めっきにより銅めっき層を形成して、銅めっき層からなり内層回路と一部で接続する第1の銅層を有する積層体を得た後、この積層体における第1の銅層上に、導体回路となるべき部分を除いてレジストを形成するようにしてもよい。
この場合は、銅めっき層がシード層として機能するとともに、そのまま上部に第2の銅層が積層されて導体回路となる第1の銅層を構成する。そして、上記のレジスト形成工程によれば、内層板上に、このような第1の銅層を備える積層体を良好に得ることが可能となる。
このように銅めっき層のみがシード層となる場合は、銅箔及び銅めっき層がシード層となる場合と比較して厚みを薄くし易いため、例えばエッチング工程においてシード層を除去し易くする観点では好ましい傾向にある。ただし、シード層が銅箔及び銅めっき層により形成される場合、無電解銅めっきを行う前に付与する触媒は、銅箔表面に付着することになることから、絶縁層の表面(IVH内を除く)には直接付与されることがない。絶縁層に触媒が付着していると、シード層の除去後にも絶縁層表面に触媒が残る場合があるため、この触媒の作用によって導体回路間にめっき皮膜が析出し、これにより短絡不良が引き起こされる場合がある。したがって、このような触媒に起因する短絡不良を発生しにくくする観点からは、シード層は、銅箔及び銅めっき層によって形成されることが好ましい。
本発明の半導体チップ搭載用基板の製造方法は、導体回路形成工程後、ニッケル層形成工程前に、導体回路の一部が露出するようにしてレジスト及び導体回路を覆う上部レジストを更に形成する上部レジスト形成工程を有しており、この場合、ニッケル層形成工程において、上部レジストから露出した導体回路上にニッケル層を形成し、レジスト除去工程において、レジスト及び上部レジストの両方を除去することが好ましい。
上記のような上部レジストを更に形成することで、導体回路上の接続端子となるべき部分に選択的にニッケル層を形成することが容易となる。そして、こうすれば、導体回路の全体がニッケル層で覆われることがなくなるため、上記のようにソルダーレジスト形成工程において接続端子となる部分以外にソルダーレジストを形成する場合、導体回路を構成している銅とソルダーレジストとを密着させることが可能となる。本発明者らの検討によると、ニッケルとソルダーレジストとの接着性に比して、銅とソルダーレジストとの接着性が高い傾向にあったことから、上記方法により、基板に対するソルダーレジストの密着性を高めて信頼性を更に向上させることが可能となる。
また、ニッケル層形成工程後、金層形成工程前には、ニッケル層上に、コバルト、パラジウム、白金から群より選ばれる少なくとも一種の金属からなる金属層を、無電解めっき又は電解めっきにより形成する金属層形成工程を行ってもよい。これらの金属層は、ニッケルの拡散を抑制する効果が高いことから、ニッケル層上にこれらの金属層を形成することによって、金層を直接形成した場合に比べてニッケルの拡散を抑制し易くなり、ワイヤボンディング性を更に高めることが可能となる。
また、ニッケル層形成工程後、レジスト除去工程前には、ニッケル層上に、金からなる金属層を形成する金属層形成工程を行ってもよい。この場合、その後の金層形成工程において、導体回路の最表面にさらに金層を形成する際に、無電解金めっきにより形成する金層の厚さを減らすことが可能となる。
特に、ソルダーレジスト形成工程後、金層形成工程前に、上記ソルダーレジストから露出したニッケル層が形成された導体回路上に、無電解パラジウムめっきによりパラジウム層を形成する金属層形成工程を行うことが好ましい。こうすれば、導体回路の不要な位置にまでパラジウム層が形成されることがないため、導体回路とソルダーレジストとの密着性を良好に保ったまま、ニッケルの拡散を防止する効果が良好に得られるようになる。
この金属層(パラジウム層)形成工程においては、パラジウム層を、置換パラジウムめっきを行った後、還元型のパラジウムめっきを行うことにより形成することが好適である。これにより、置換及び還元を同時に生じさせた場合に比して、ニッケル層からのニッケルの溶出を抑制することができ、ワイヤボンディング性を高める効果がより良好に得られるようになる。
また、金層形成工程においては、無電解金めっきを、還元剤を含む無電解金めっき液を用いて行い、還元剤として、酸化により水素ガスを発生しないものを用いることが好ましい。これにより、酸化に伴って発生した水素ガスによる、金めっきの異常析出を抑制することが可能となる。
さらに、金層形成工程においても、金層を、置換金めっきを行った後、還元型の金めっきを行うことにより形成することが好ましい。これにより、金層よりも下層に形成されているニッケル層や上記金属層中の金属との良好な密着性が得られ、更に良好なワイヤボンディング性が得られるようになる。
このようにして形成される金層の厚みは、0.005μm以上であると好適である。このような厚さの金層が形成されることで、ワイヤボンディングの実施が容易となる傾向にある。
本発明はまた、上記本発明の製造方法により得られる半導体チップ搭載用基板を提供するものである。かかる半導体チップ搭載用基板は、上述の如く、製造時におけるブリッジの発生が無いため短絡不良を生じ難く、しかも、優れたワイヤボンディング性及びはんだ接続信頼性を有するものとなる。
本発明によれば、微細配線を形成する場合であっても、ブリッジの発生を低減でき、しかも優れたワイヤボンディング性及びはんだ接続信頼性を得ることが可能な、半導体チップ搭載用基板の製造方法を提供することが可能となる。
また、本発明において、導体回路には、無電解金めっきにより金層を形成することができることから、電解めっきを行う場合のようなリード線を用いる必要がなく、微細配線を形成しても独立端子となるべき部分に良好に金めっきを行うことができる。そのため、本発明の製造方法は、半導体チップ搭載用基板の更なる小型化・高密度化にも対応することができる。
さらに、本発明によれば、上記本発明の製造方法により得ることができ、ブリッジの発生が低減されており、しかも優れたワイヤボンディング性及びはんだ接続信頼性を有する半導体チップ搭載用基板を提供することが可能となる。
第1実施形態に係る半導体チップ搭載用基板の製造方法を模式的に示す工程図である。 第1実施形態に係る半導体チップ搭載用基板の製造方法を模式的に示す工程図である。 金層8形成後の導体回路50の部分の断面構成を拡大して示す模式図である。 金属層形成工程を行った場合における、金層8形成後の導体回路50の部分の断面構成を拡大して示す模式図である。 金属層形成工程を行った場合における、金層8形成後の導体回路50の部分の断面構成を拡大して示す模式図である。 第2実施形態に係る半導体チップ搭載用基板の製造方法を模式的に示す工程図である。 第2実施形態に係る半導体チップ搭載用基板の製造方法を模式的に示す工程図である。 金層8形成後のニッケル層6が形成された導体回路50の部分の断面構成を拡大して示す模式図である。 実施例1におけるニッケル層6/金層8のFIB/SIMによる観察結果を示す図である。 実施例7におけるニッケル層6/金層8のFIB/SIMによる観察結果を示す図である。 実施例8におけるニッケル層6/金層8のFIB/SIMによる観察結果を示す図である。 比較例1におけるニッケル層/金層のFIB/SIMによる観察結果を示す図である。 比較例4におけるニッケル層/金層のFIB/SIMによる観察結果を示す図である。 比較例5におけるニッケル層/金層のFIB/SIMによる観察結果を示す図である。
以下、図面を参照して本発明の好適な実施の形態について説明する。なお、図面の説明において、同一の要素には同一の符号を付し、重複する説明については省略することとする。
[第1実施形態]
 以下、半導体チップ搭載用基板の製造方法の好適な第1実施形態について説明する。図1及び2は、第1実施形態に係る半導体チップ搭載用基板の製造方法を模式的に示す工程図である。本実施形態は、内層板に対し、銅箔付き樹脂を用いて外層回路の形成を行うセミアディティブ法による半導体チップ搭載用基板の製造方法の例である。
本実施形態においては、まず、図1(a)に示すように、内層板1を準備する。内層板1は、内層用基板100と、その表面に設けられた内層回路102と、内層用基板を貫通するように形成され、両表面の内層回路102同士を電気的に接続する内層用ビア104とを備えている。かかる内層板1における各構成としては、回路基板に適用される公知の構成を特に制限なく適用することができる。
内層板1の形成方法としては、例えば、次のような方法が適用できる。まず、内層用基板100の両表面に、金属層としての銅箔を積層した後、この銅箔の不要な箇所をエッチングにより除去することにより内層回路102を形成する方法(サブトラクト法)や、内層用基板100の両表面の必要な箇所にのみ、無電解銅めっきにより銅からなる内層回路102を形成する方法(アディティブ法)が挙げられる。また、内層用基板100の表面上、又はその表面に更に形成した所定の層(ビルドアップ層)上に、薄い金属層(シード層)を形成し、さらに電解銅めっきにより内層回路102に対応した所望のパターンを形成した後、このパターンを形成しなかった部分の薄い金属層をエッチングで除去することによって、内層回路102を形成する方法(セミアディティブ法)等も挙げられる。
次に、図1(b)に示すように、内層板1の両表面上に、樹脂を主成分とする絶縁層21と銅箔22とが積層された樹脂付き銅箔2を、その絶縁層21が内層板1側に向くようにして積層する(図1(b))。樹脂付き銅箔2の積層は、例えば、内層板1に対してラミネート又はプレスすることによって行うことができる。例えば、一般的な真空プレス機を適用することができる。この際、加熱・加圧の条件は、層間絶縁樹脂である絶縁層21の構成材料の特性にあった条件が好ましい。例えば、温度150℃~250℃、圧力1MPa~5MPaとすることができる。本実施形態では、このような樹脂付き銅箔2における銅箔22がシード層として機能し、これにより後述する銅めっき層3や第2の銅層5の形成を行うことが可能となる。なお、積層される前の樹脂付き銅箔2の絶縁層21は、Bステージ状態である。
樹脂付き銅箔2における銅箔22は、その厚みが5μm以下であると好ましく、3μm以下であるとより好ましい。銅箔の厚みを5μm以下にすることで、後述するエッチングを容易に行うことが可能となり、微細配線を形成することが容易となる。
銅箔22としては、ピーラブルタイプ又はエッチャブルタイプのものを使用することが好ましい。銅箔22がピーラブルタイプの場合、キャリアを引き剥がすことで、またエッチャブルタイプの場合、キャリアをエッチングすることで、所望の厚みを有する銅箔とすることができる。例えば、ピーラブルタイプの場合、キャリアとの剥離層となる金属酸化物又は有機物層を、エッチングなどで除去することで、キャリアを引き剥がすことができる。また、エッチャブルタイプにおいて、金属箔を銅箔、キャリアをAl箔とした場合、アルカリ溶液を用いることで、キャリアのみをエッチングすることができる。銅箔22は、給電層として機能する範囲で薄ければ薄いほど微細配線形成に適することから、そのような厚みとするために、更にエッチングを行って厚みを低減することができる。その場合、ピーラブルタイプの場合、離型層の除去と同時にエッチングを行うと効率的で好ましい。
絶縁層21を構成する樹脂は、絶縁性を有する樹脂であり、そのような樹脂としては、熱硬化性樹脂、熱可塑性樹脂やそれらの混合樹脂を適用できる。なかでも、熱硬化性を有する有機絶縁材料が好ましい。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、ポリベンゾイミダゾール樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス(2-ヒドロキシエチル)イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、3量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等が挙げられる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。なお、絶縁層21には、必要に応じてシリカフィラー等の無機充填剤等を配合してもよく、また、ガラスクロス等を含むプリプレグを用いてもよい。
次に、図1(c)に示すように、内層板1に積層された樹脂付き銅箔2の所定の部位に、樹脂付き銅箔2を貫通して内層板1に達する貫通孔(ビア穴)を形成する。これによりインタースティシャルバイアホール(IVH)30を形成して、内層回路102の一部を露出させる。貫通孔は、例えば、紫外線波長のレーザ光を直接照射して穴加工を行うことで形成することができる。紫外波長のレーザとしては、UV-YAGレーザの第3高調波(波長355nm)を用いると、比較的高いエネルギーが得られ、加工速度を早くできることから好ましい。
また、IVH30の形成においては、レーザエネルギー分布を調整し、ビア穴の断面形状をテーパ形状にすると、穴内のめっき付き性が向上するため好ましい。さらに、ビア穴径が50μm以下であると、加工速度が速くなるため好ましい。また、ビア穴のアスペクト比(ビア穴高さ/ビア穴の底の直径)は1以下であると、信頼性を確保する観点から好ましいため、IVH30の形成に際しては、このような絶縁層21の厚みとビア穴径との関係となるよう設計することが好ましい。なお、ビア穴内には、スミアが発生していることがあるため、ビア穴の形成後には、過マンガン酸塩、クロム酸塩、過マンガン酸等を用いた洗浄を行うことにより、スミアの除去を行うことが好ましい。
次に、図1(d)に示すように、樹脂付き銅箔2が積層された内層板1の全表面を覆うように、無電解銅めっきにより銅めっき層3を形成する。これにより、内層板1と、内層板1の内層回路102と一部で接続するように絶縁層21を隔てて設けられた銅箔22及び銅めっき層3からなる第1の銅層32とを有する積層体110が得られる。この積層体110では、銅箔22の表面及びIVH30内が連続的に第1の銅層32によって覆われた状態となるため、絶縁層21の表面上に形成された銅箔22と内層回路102との電気的な接続が可能となる。
銅めっき層3は、一般的な配線板の形成に用いられる無電解銅めっき方法を用いて形成すれば良く、めっきすべき部位に、無電解銅めっきの核となる触媒を付与しておき、これに無電解銅めっき層を薄付けすることで形成することができる。触媒としては、貴金属イオンやパラジウムコロイドを用いることができ、特にパラジウムは樹脂への密着性が高いことから好ましい。無電解銅めっきには、硫酸銅、錯化剤、ホルマリン、水酸化ナトリウムを主成分とする、一般的な配線板の形成に用いられる無電解銅めっき液を用いることができる。
銅めっき層3の厚みとしては、IVH30内部への給電が可能となるような厚みがあれば良く、0.1~1μmであると好ましい。銅めっき層3が0.1μmより薄いと、IVH30内部の内層回路102を構成する銅と、樹脂付き銅箔2における銅箔22との間の給電が十分に得られない恐れがある。一方、1μmより厚いと、後述する導体回路となるべき部分以外の銅をエッチングにより除去するエッチング工程において、エッチングをしなければならない銅の厚みが増えるため、回路形成性が低下して微細配線の形成が困難になるおそれがある。銅めっき層3の厚みが0.1~1μmであることで、内層回路102と銅箔22との給電が十分に得られ、しかも、エッチング工程におけるエッチングが容易となって良好な回路形成性が得られるようになる。
次に、図1(e)に示すように、第1の銅層32上の所望の位置に、電解めっきレジストであるレジスト4を形成する(レジスト形成工程)。このレジスト4を形成する部位は、第1の銅層32における導体回路となるべき部分(IVH30を含む)を除く部分である。レジスト4は、後述する材料を用いた公知のレジスト形成方法を適用することによって形成することが可能である。なお、導体回路となるべき部分には、位置合わせに用いる位置合わせ用のパターン等も含む。
レジスト4の厚さは、その後めっきする導体の合計の厚さと同程度か、それよりも厚くすることが好適である。レジスト4は、樹脂から構成されるものであると好ましい。樹脂から構成されるレジストとしては、PMER P-LA900PM(東京応化株式会社製、商品名)のような液状レジストや、HW-425(日立化成工業株式会社、商品名)、RY-3025(日立化成工業株式会社、商品名)等のドライフィルムのレジストがある。
次に、図1(f)に示すように、第1の銅層32の表面上に、電解銅めっきにより第2の銅層5を形成し、第1の銅層32と第2の銅層5とが積層された導体回路50を得る(導体回路形成工程)。この工程においては、電解銅めっきにより、レジスト4が形成されていない部分にのみ第2の銅層5が形成される。したがって、第2の銅層5は、第1の銅層32上の導体回路50となるべき部分に形成されることになる。
第2の銅層5の形成領域は、上記のようにレジスト4によって決定される。そのため、電解銅めっきは、第1の銅層32のいずれかの部分にリード線を取り付けて行えばよく、配線を高密度化する場合であっても十分に対応可能である。電解銅めっきは、半導体チップ搭載用基板の製造において使用される公知の硫酸銅電解めっきやピロリン酸電解めっきを用いて行うことができる。
第2の銅層5の厚さは、導体回路として使用できる程度の厚さであればよく、目的とするスペースにもよるものの、1~30μmの範囲であると好ましく、3~25μmの範囲であるとより好ましく、3~20μmの範囲であると更に好ましい。
次に、図2(g)に示すように、第2の銅層5の表面上に、更に電解ニッケルめっきによりニッケル層6を形成する(ニッケル層形成工程)。この工程でも、電解ニッケルめっきにより、レジスト4が形成されていない部分にのみニッケル層6が形成される。したがって、ニッケル層6は、導体回路50上の全領域に形成されることになる。この工程でも、導体回路50のいずれかの部分にリード線を取り付けて電解ニッケルめっきを実施すればよい。
電解ニッケルめっきは、例えば、導体回路形成工程後の基板全体を、電解ニッケルめっき液に浸漬することで行うことができる。電解ニッケルめっき液としては、ワット浴(硫酸ニッケル、塩化ニッケル、ホウ酸を主成分とするニッケルめっき浴)、スルファミン酸浴(スルファミン酸ニッケルとホウ酸を主成分とするニッケルめっき浴)、ホウフッ化浴等を用いることができる。なかでも、ワット浴からの析出皮膜が、素地となる導体回路50との密着性がよく、耐食性を高くできる傾向にある。そのため、電解ニッケルめっきには、ワット浴を用いることが好ましい。
また、ワット浴を用いてめっきを行うと、ニッケル層6におけるニッケルの結晶粒径も大きくできる傾向にある。そのため、かかる観点からもワット浴を用いることが好ましい。これは、後述する金層形成工程において、無電解金めっきにより金層8を形成する場合、金層8は下地のニッケルの結晶の大きさをある程度引き継いで結晶成長するエピタキシャル成長により形成されることから、ニッケルの結晶粒が大きいほど、大きな結晶粒を有する金めっき皮膜が形成されるためである。
ニッケル層6は、導体回路50と反対側の面、すなわち後述するような金層8や金属層13と接触する側の面でのニッケルの結晶粒径の平均値が0.25μm以上となるように形成する。このニッケル層6表面の結晶粒径の平均値は、0.5μm以上であると好ましく、1μm以上であるとより好ましく、結晶粒の大きさが大きいほどよい。一般的に、電解ニッケルめっき液には光沢剤が添加されるが、光沢剤は結晶粒を小さくすることで光沢を得るものである。そのため、上記のような結晶粒径を得るために、電解ニッケルめっき液は、光沢剤の添加が極力少ないものが好ましく、光沢剤を含有していないものが特に好ましい。光沢剤の添加が少ない電解ニッケルめっき液を用いる場合、半光沢のニッケル層6が形成され易く、光沢剤を含有しない電解ニッケルめっき液を用いる場合、無光沢のニッケル層6が形成され易い。
ここで、後述する無電解金めっきにより形成される金層8における金の結晶粒が小さいと、ニッケル層6からの金層8へのニッケルの拡散を抑制する効果が低くなる傾向にある。その場合、例えばワイヤボンディング前に熱処理が行われると、ニッケルが金層8の表面に粒界拡散してしまい、その後、ワイヤボンディングを行ったときに、金ワイヤと金層8表面との接続信頼性が低下してしまう場合がある。これに対し、金層8における金の結晶粒が大きければ大きいほど、ニッケル層6からのニッケルの金層8内での粒界拡散を抑制する効果が高くなる傾向にある。したがって、電解ニッケルめっきにより形成するニッケル層6の表面は、ニッケルの結晶粒径が大きいほど好ましく、無光沢又は半光沢であると好適である。
電解ニッケルめっきにより形成するニッケル層6の厚みは、0.4~10μmであることが好ましく、0.6~8μmであるとより好ましく、1~6μmであると更に好ましい。ニッケル層6の厚みを0.4μm以上とすることで、下層の銅からなる導体回路のバリヤ皮膜としての効果が充分に得られ、これによりはんだ接続信頼性が向上する。また、0.4μm以上とすると、ニッケルの結晶粒が充分に成長することから、金層形成工程において、ニッケルの粒界拡散を抑制するために充分な大きさの結晶粒の金層8が得られ易くなる。ただし、10μmを越えてもこれらの効果がそれ以上大きくは向上せず、経済的でないので、ニッケル層6の厚みは10μm以下とすることが好ましい。
また、電解ニッケルめっきにおいては、電流密度も結晶成長に影響を与える傾向にある。具体的には、電解ニッケルめっきの際の電流密度は、0.3~4A/dmであることが好ましく、0.5~3A/dmであることがより好ましく、0.8~2.5A/dmであることが更に好ましい。この電流密度を0.3A/dm以上とすることで、ニッケルの結晶粒が充分に成長し、バリヤ皮膜としての効果が高まるため本発明の効果が良好に得られるようになる。上記範囲内で電流密度が高いほど、ニッケルの結晶粒を大きくできるため、電流密度は高いほど好ましい。ただし、電流密度を4A/dm以下とすることで、ざらつきのあるめっきの発生(一般に「やけ」と呼ばれる)を抑制することができる傾向にある。
このようなニッケル層形成工程に続いて、図2(h)に示すように、電解めっきレジストであるレジスト4を除去する(レジスト除去工程)。これにより、レジスト4に覆われていた部分の第1の銅層32(銅めっき層3)が露出する。レジスト4の除去は、アルカリ性剥離液、硫酸、又はその他の市販のレジスト剥離液を用いて、レジスト4を剥離すること等により行うことができる。
それから、図2(i)に示すように、レジスト4に覆われていた部分の第1の銅層32(銅箔22及び銅めっき層3)をエッチングにより除去する(エッチング工程)。これにより、導体回路となるべき部分以外の銅(第1の銅層32)が全て除去され、第1の銅層32及び第2の銅層3からなる導体回路50の表面をニッケル層6が覆った回路パターンが形成される。
エッチングは、レジスト4を除去した後の基板を、エッチング液に浸漬することにより行うことができる。エッチング液としては、ハロゲン以外の酸及び過酸化水素を主成分とし、主成分に加えて溶媒、添加剤からなる溶液を適用することができる。この溶媒としては、コスト、取り扱い性、安全性の面から水が好ましく用いられ、水にはアルコール等が添加されていても構わない。また、添加剤としては過酸化水素の安定剤等が挙げられる。さらに、ハロゲン以外の酸としては、硫酸、硝酸等が挙げられ、好ましくは硫酸が用いられる。このようなエッチング液を用いてエッチングを行う場合、設計通りのトップ幅、ボトム幅等を有する回路パターンを得るためには、銅めっき層3のエッチング速度が銅箔22のエッチング速度の80%以下となるように調整することが好ましい。
また、ハロゲン以外の酸として硫酸を用いる場合、エッチング液の主成分の濃度として、10~300g/Lの硫酸および10~200g/Lの過酸化水素水を用いることが好ましい。このような濃度以下では、エッチング速度が遅くなるため、作業性が悪くなる傾向にある。また、この濃度以上では、エッチング速度が速くなり過ぎ、エッチング量のコントロールが難しくなるおそれがある。
第1の銅層32のエッチング速度は、1~15μm/分となるようにコントロールすることが、良好な作業性を得る観点から好ましい。また、結晶構造の差異によるエッチング速度の差は、エッチング液の温度に依存することから、エッチングの際には、エッチング液の温度は20~50℃とすることが好ましく、20~40℃とすることがより好ましい。さらに、エッチング時間は、所望の導体パターン幅が形成されるような時間を適宜求めて適用すればよいが、作業性やエッチングの均一性等を良好にする観点からは、10秒~10分の範囲とすることが好ましい。
エッチング工程後には、デスミア処理を行うことが好ましい。これにより、第1の銅層32及び第2の銅層3からなる導体回路50間の絶縁層の表面に、第1の銅層32(銅めっき層3)が残っていたとしても、これを樹脂ごと除去することができる。こうすることで、後述する金層形成工程において、導体回路50の間に残存した第1の銅層32の上に金が析出してしまうことを防ぐことができ、その結果、絶縁信頼性を更に向上させることが可能となる。
また、エッチング工程後には、図2(j)に示すように、後述する金層形成工程を実施する前に、ニッケル層6が形成された導体回路50の少なくとも一部が露出するように、表面にソルダーレジスト7を形成するソルダーレジスト形成工程を行うことが好ましい。ソルダーレジスト7は、例えば、ニッケル層6が形成された導体回路50(回路パターン)のうちのワイヤボンディング用端子やはんだ接続用端子となるべき部分以外を覆うように形成することができる。このようなソルダーレジスト7を金層形成工程前に形成することによって、所望の位置にのみ金層8を形成することが可能となり、無電解金めっきの際に導体回路を保護することができるほか、コストの低減も図ることが可能となる。
ソルダーレジスト7としては、熱硬化型や紫外線硬化型の樹脂のものが使用でき、なかでも、レジスト形状を精度良く加工することができる紫外線硬化型のものが好ましい。例えば、エポキシ系、ポリイミド系、エポキシアクリレート系、フルオレン系の樹脂材料を用いることができる。ソルダーレジストのパターン形成は、ワニス状の材料であれば印刷で行うことも可能であるが、より精度を高める観点から、感光性のソルダーレジスト、カバーレイフィルム、フィルム状レジストを用い、これらを用いた公知のパターン形成方法を適用して行うことがより好ましい。
その後、図2(k)に示すように、ニッケル層6が形成された導体回路50(回路パターン)のうち、ソルダーレジスト7を形成しなかった部分に対し、無電解金めっきにより金層8を形成する(金層形成工程)。これにより、ニッケル層6が形成された導体回路50の上面及び側面を覆うように金層8が形成され、この部分が、ワイヤボンディング用端子やはんだ接続用端子等の接続端子として好適に機能できるようになる。
金層8は、例えば、置換・還元金めっきを行うか、或いは、置換金めっきを行った後に還元型の金めっきを行う無電解金めっきなどによって形成することができる。また、金層8を形成する箇所が独立端子となる前に電解金めっきを行っておき、その後、還元型の無電解金めっきを行うことにより形成することもできる。無電解金めっきは、本発明による効果が得られる限り、どちらの手法を用いて行ってもよいが、置換金めっきを行った後に還元型の金めっきを行う方法は、下層の金属(この場合はニッケル)との良好な密着性が得られる観点から好ましく、また置換・還元金めっきを行う方法は、めっきの際に下層の金属(この場合はニッケル)を溶出させ難く、良好な金層8を形成できる傾向にある。
置換金めっき後、還元型の金めっきを行う場合、具体的には、HGS―100(日立化成工業株式会社製、商品名)のような置換金めっき液により、0.01~0.1μm程度の金めっき下地皮膜(置換金めっき皮膜)を形成した後、その上に、HGS―2000(日立化成工業株式会社製、商品名)のような還元型の無電解金めっき液により、0.1~1μm程度の金めっき仕上げ層(還元型の金めっき皮膜)を形成する方法が挙げられる。ただし、無電解金めっきの手法はこれに限定されず、通常行われる金めっきに適した方法であれば制限なく適用できる。
図3は、金層8形成後の導体回路50の部分の断面構成を拡大して示す模式図である。ここでは、金層8を形成するための無電解金めっきを、上記のような置換金めっき後、還元型の金めっきを行うことにより実施した場合の例を示す。図3に示すように、この部分では、内層板1(図示せず)の表面に形成された絶縁層21上に、銅箔22、銅めっき層3、第2の銅層5及びニッケル層6がこの順に積層され、これらの積層構造の上面及び側面を覆うように置換金めっき皮膜11及び還元型の金めっき皮膜9からなる金層8が形成されている。
置換金めっき皮膜11は、ニッケル層6が形成された導体回路50の上面及び側面に形成することができる。置換金めっきに用いるめっき液には、シアン化合物を含むものと含まないものがあるが、いずれのめっき液でも使用できる。なかでも、シアン化合物を含むものが好ましい。この理由としては、導体回路50を構成している銅における置換金めっきの均一性は、シアンを含むめっき液を用いた方が、シアンを含まないものを用いた場合と比較して良好であることが挙げられる。このようなシアンを含むめっき液で置換金めっきを行った後に、後述するような還元型の金めっきを行うと、金層8が均一に成長し易い傾向にある。
還元型の金めっき皮膜9は、置換金めっき皮膜11に更に金皮膜を形成することができる。そのため、置換金めっきに続いて還元型の金めっきを行うことで、厚い金層8を形成することが可能となる。還元型の金めっきに用いるめっき液は、還元剤を含むことで、自己触媒的に金層を形成できる。このめっき液にも、シアン化合物を含むものと含まないものがあるが、いずれのめっき液でも使用できる。
還元型の金めっきに用いるめっき液の還元剤としては、酸化により水素ガスが発生しないものが好ましい。ここで、水素ガスが発生しない、もしくは発生しにくい還元剤としては、アスコルビン酸、尿素系化合物、フェニル系化合物等が挙げられる。なお、水素ガスが発生する還元剤としては、ホスフィン酸塩、ヒドラジンがある。このような還元剤を含む金めっき液は、60~80℃程度の温度で使用可能なものが好ましい。
一方、置換・還元金めっきは、置換金めっきと還元型の金めっき反応を同一の液で行うものであり、置換金めっきと同様に、ニッケル層6が形成された導体回路50の上面及び側面に金層8を形成できる。このようなめっき液には、シアン化合物を含むものと含まないものがあり、いずれのめっき液でも使用することができる。また、置換・還元金めっきを行った後に、金層の厚膜化のために更に無電解金めっきを行うこともできる。
このようにして形成される金層8は、99質量%以上の純度の金からなることが好ましい。金層8の金の純度が99質量%未満であると、この部分を端子として適用する際に接続の信頼性が低下する場合がある。接続信頼性をより高める観点からは、金層の純度は、99.5質量%以上であることがより好ましい。
また、金層8の厚さは、0.005~3μmとすることが好ましく、0.03~1μmとすることがより好ましく、0.1μm~0.5μmとすることが更に好ましい。金層8の厚さを0.005μm以上とすることで、この部分を端子とした際にワイヤボンディングを行うことが容易となる傾向にある。一方、3μmを超えても、それ以上効果が大きく向上しないため、経済的な観点からも3μm以下とすることが好ましい。
以上の工程により、内層板1の両面に、絶縁層21を隔てて外層回路である導体回路50が形成され、更にこの導体回路50の必要部分に、ニッケル層6及び金層8が形成された構成を有する半導体チップ搭載用基板10が得られる。このような半導体チップ搭載用基板10は、ニッケル層6及び金層8が形成された導体回路50の部分がワイヤボンディング用端子やはんだ接続用端子として機能することができ、この部分でチップ部品等との接続を行うことが可能である。
このような半導体チップ搭載用基板の製造方法においては、上記のようにニッケル層6上に直接金層8を形成するのではなく、ニッケル層6上に、所定の金属からなる金属層13(図4,5参照)を形成するようにしてもよい。
具体的には、ニッケル層形成工程後、金層形成工程前のいずれかの時点で、ニッケル層6上に、コバルト、パラジウム、白金、金からなる群より選ばれる少なくとも一種の金属からなる金属層13(図4、5参照)を、無電解めっき又は電解めっきにより形成する金属層形成工程を実施することができる。
金属層13の形成は、ニッケル層形成工程を行った後、少なくともエッチング工程やソルダーレジスト形成工程を行う前に行うことが好ましく、ニッケル層形成工程のすぐ後に行うことがより好ましい。こうすれば、得られた半導体チップ搭載用基板においてワイヤボンディングを行った場合に、金層8の剥離等を抑制し易くなり、高いワイヤボンディング性が得られるようになる。また、金属層13としては、パラジウムからなる金属層がより好ましい。
金属層13を形成しない場合は、金層8とニッケル層6との間の接着性が十分に得られず、ワイヤボンディングを行った時に金層8とニッケル層6との間で剥離が生じる場合がある。これは、エッチング工程におけるエッチングやソルダーレジスト形成工程における熱処理等の条件によっては、ニッケル層6の表面が酸化されてしまい、その結果、金層8との接着性が低下するためであると考えられる。これに対し、ニッケル層6上に金属層13を形成することにより、金層8の剥離が生じ難くなって十分なワイヤボンディング性が得られるようになる。これは、金属層13を構成するコバルト、パラジウム、白金や金は、表面が酸化されにくく、エッチングや熱処理の影響を受け難いためであると考えられる。
ニッケル層6の形成後、エッチングや熱処理を行わない場合や、またエッチングや熱処理を行う場合であってもその条件によっては、金層8とニッケル層6との接着性が十分に得られる場合があるので、その場合は必ずしも金属層形成工程は行わなくてもよい。ただし、高いワイヤボンディング性を確実に得る観点から、エッチング工程やソルダーレジスト形成工程を行う場合には、これらの工程よりも前に金属層13をニッケル層6上に形成することがより好ましい。また、理由は明らかではないが、パラジウムは、ニッケル、銅や金よりもソルダーレジストとの接着性が高い傾向にある。そのため、金属層13としてパラジウム層を形成することで、ソルダーレジスト7の接着性が高められ、導体回路50が更に良好に保護されるようになる。
なお、コバルト、パラジウム、白金、金からなる群より選ばれる少なくとも一種の金属からなる金属層13には、コバルト、パラジウム、白金、金の他に不純物を含有する場合も含まれる。例えば、無電解パラジウムめっきによりパラジウムの金属層を形成した場合に、還元剤由来のリンを含有し、パラジウム-リン合金となる場合等がある。
例えば、ニッケル層形成工程後、レジスト除去工程の前にこのような金属層形成工程を行った場合は、レジスト4によって導体回路となるべき部分のみに金属層13が形成される。したがって、導体回路50上のニッケル層6の上面に金属層13が形成される。
図4は、ニッケル層形成工程後、レジスト除去工程の前に金属層形成工程を行った場合における、金層8形成後の導体回路50の部分の断面構成を拡大して示す模式図である。図4に示すように、この部分では、内層板1(図示せず)の表面に形成された絶縁層21上に、銅箔22、銅めっき層3、第2の銅層5、ニッケル層6及び金属層13がこの順に積層され、これらの積層構造の上面及び側面を覆うように、置換金めっき皮膜11及び還元型の金めっき皮膜9からなる金層8が形成されている。
また、レジスト除去工程後、金層形成工程の前にこのような金属層形成工程を行った場合は、レジスト4の除去後であるため、金属層13は、ニッケル層6が形成された導体回路50の上面及び側面の両方に形成される。
図5は、レジスト除去工程後、金層形成工程の前に金属層形成工程を行った場合における、金層8形成後の導体回路50の部分の断面構成を拡大して示す模式図である。図5に示すように、この部分では、内層板1(図示せず)の表面に形成された絶縁層21上に、銅箔22、銅めっき層3、第2の銅層5及びニッケル層6が積層され、これらの積層構造の上面及び側面を覆うように金属層13が形成された後、更にこの金属層13を覆うように置換金めっき皮膜11及び還元型の金めっき皮膜9からなる金層8が形成されている。
金属層13は、コバルト、パラジウム、白金、金からなる群より選ばれる少なくとも一種の金属からなる。金属層13としてコバルト、パラジウム、白金からなる層を形成すると、ニッケル層6と金層8との間にこれらの金属層13が形成され、ニッケル層6中のニッケルが皮膜8に拡散することを防止できる。そのため、良好なワイヤボンディング性が得られ易くなる傾向にある。なかでも、パラジウムが特に好ましい。金属層13としてパラジウムを用いる場合、めっき液の安定性が高いため、ニッケルの拡散を抑える効果が良好であり、ワイヤボンディング性を更に高めることができる。また、金層8上ではんだ接続を行った場合、パラジウムが微量含まれることによって、はんだ接続信頼性が向上する場合もある。
また、図4に示した例のように、ニッケル層6の上面にのみ金属層13が形成されている場合、導体回路50の側面部分にはニッケル層6が存在しないため、金層8がこの部分で導体回路50を構成している銅と接触することとなる。この状態で、ワイヤボンディング等において熱処理が施されると、銅が金層8に拡散して金層8の表面にまで移動することがあり、これが生じると、金層8でのワイヤボンディング性が低下する場合がある。これに対し、図5に示した例のようにニッケル層6が形成された導体回路50の上面及び側面の両方を覆うように金属層13を形成することで、上記のような銅の拡散が効果的に抑制され、ワイヤボンディング性の低下を更に良好に低減することが可能となる
また、金属層13として金を用いる場合は、レジスト除去工程前に金からなる金属層13(金皮膜)を形成することで、図4に示した例のように、ニッケル層6の上面のみに金属層13が形成され、金層形成工程において導体回路の最表面にさらに金層8を形成する際に、無電解金めっきにより形成する金層8の厚さを減らすことが可能となる。この場合、例えば還元型の金めっき液の還元剤として水素ガスが発生する還元剤を使用しても、ブリッジの発生を抑制して良好に無電解金めっきを行うことが可能となる。このように金からなる金属層13(金皮膜)は、電解めっきによる方法により形成することが好ましい。電解ニッケルめっきによりニッケル層6を形成した後、電解金めっきにより金からなる金属層13を形成し、その後に無電解金めっきにより金層8を形成する場合は、ニッケル層6の形成後に、置換金めっきを行い、さらに無電解金めっきを行って直接金層8を形成する場合よりも、金層8の結晶粒を大きくし易い傾向にある。そのため、ワイヤボンディング性を向上させ易い場合がある。なお、導体回路の側面の銅が露出していると、絶縁信頼性が低下する傾向にあるため、導体回路は、最終的にはその表面全体(上面及び側面)が金層で覆われている必要がある。
パラジウムからなる金属層13(パラジウム層)を形成する場合、パラジウム層は、無電解パラジウムめっきにより形成することが好ましい。無電解パラジウムめっきとして、置換パラジウムめっきや還元剤を用いる還元型パラジウムめっきが適用できる。無電解パラジウムめっきによるパラジウム層の形成方法としては、特に、置換パラジウムめっきを行った後、還元型パラジウムめっきを行う方法が好ましい。これは、電解ニッケルめっきにより形成したニッケル層6上では、そのままでは無電解パラジウムめっき反応が起こりづらい傾向にあるためである。あらかじめ置換パラジウムめっきでパラジウムを置換析出させておき、その後に還元型パラジウムめっきによりパラジウム層を析出させることで、良好にパラジウム層を形成することができる。
パラジウム層の厚みは、0.03~0.5μmであると好ましく、0.01~0.3μmであるとより好ましく、0.03~0.2μmであると更に好ましい。パラジウム層の厚みが0.5μmを超えると、パラジウム層の形成による効果がそれ以上は向上せず、経済的でない傾向にある。一方、0.03μmよりも薄いと、パラジウム層が析出していない部分が含まれ易く、パラジウム層を形成することによる接続信頼性の向上効果が十分に得られなくなるおそれがある。
無電解パラジウムめっきに用いるめっき液のパラジウムの供給源としては、特に限定されないが、塩化パラジウム、塩化パラジウムナトリウム、塩化パラジウムアンモニウム、硫酸パラジウム、硝酸パラジウム、酢酸パラジウム、酸化パラジウム等のパラジウム化合物等が挙げられる。具体的には、酸性塩化パラジウム「PdCl/HCl」、硫酸テトラアンミンパラジウム「Pd(NHNO」、硝酸パラジウムナトリウム塩「Pd(NO/HSO」、ジニトロジアンミンパラジウム「Pd(NH(NO」、ジシアノジアンミンパラジウム「Pd(CN)(NH」、ジクロロテトラアンミンパラジウム「Pd(NHCl」、スルファミン酸パラジウム「Pd(NHSO」、硫酸ジアンミンパラジウム「Pd(NHSO」、シュウ酸テトラアンミンパラジウム「Pd(NH」、硫酸パラジウム「PdSO」等を適用することができる。また、めっき液に添加する緩衝剤等についても特に限定されない。
無電解パラジウムめっきにより形成されるパラジウム層は、パラジウムの純度が90質量%以上であると好ましく、99質量%以上であるとより好ましく、100質量%に近いと特に好ましい。パラジウムの純度が90質量%未満であると、その形成時にニッケル層6上への析出が起こりづらくなり、ワイヤボンディング性やはんだ接続信頼性が低下する場合がある。
無電解パラジウムめっきに用いる還元剤に、ギ酸化合物を使用すると、得られるパラジウム層の純度が99質量%以上になり易くなり、均一な析出は可能となる。また、還元剤に次亜リン酸や亜リン酸等のリン含有化合物や、ホウ素含有化合物を使用する場合は、得られるパラジウム層がパラジウム-リン合金やパラジウム-ホウ素合金になるため、その場合は、パラジウムの純度が90質量%以上となるように還元剤の濃度、pH、浴温などを調節することが好ましい。
また、パラジウム層は、必ずしも無電解パラジウムめっきにより形成しなくてもよく、電解パラジウムめっきにより形成することもできる。その場合、電解パラジウムに用いる電解パラジウムめっき液のパラジウムの供給源としては、特に限定されず、塩化パラジウム、塩化パラジウムナトリウム、塩化パラジウムアンモニウム、硫酸パラジウム、硝酸パラジウム、酢酸パラジウム、酸化パラジウム等のパラジウム化合物を適用できる。具体的には、酸性塩化パラジウム(PdCl/HCl)、硫酸テトラアンミンパラジウム(Pd(NHNO)、硝酸パラジウムナトリウム塩(Pd(NO/HSO)、ジニトロジアンミンパラジウム(Pd(NH(NO)、ジシアノジアンミンパラジウム(Pd(CN)(NH)、ジクロロテトラアンミンパラジウム(Pd(NHCl)、スルファミン酸パラジウム(Pd(NHSO)、硫酸ジアンミンパラジウム(Pd(NHSO)、シュウ酸テトラアンミンパラジウム(Pd(NH)、硫酸パラジウム(PdSO)などが例示できる。また、電解パラジウムめっき液に含有させる緩衝剤等についても特に限定されず、公知の電解パラジウムめっき液に含まれるものを適用することが可能である。
[第2実施形態]
 次に、半導体チップ搭載用基板の製造方法の好適な第2実施形態について説明する。図6及び7は、第2実施形態に係る半導体チップ搭載用基板の製造方法を模式的に示す工程図である。本実施形態は、内層板に対し、ビルドアップフィルムを積層した後に銅めっき層を形成する工程を含む、セミアディティブ法による半導体チップ搭載用基板の製造方法の例である。
本実施形態においては、まず、図6(a)に示すように、内層板1を準備する。この内層板1は、上述した第1実施形態と同様にして準備することができる。次に、図6(b)に示すように、内層板1の両表面上に、ビルドアップフィルムをラミネート又はプレスすることにより積層して、絶縁層15を形成する。このビルドアップフィルムは、導電性を有しないフィルムであり、絶縁性を有する樹脂材料等から構成される。このような樹脂材料としては、上述した樹脂付き導体箔2における樹脂を主成分とする絶縁層21と同様の構成材料を適用でき、シリカフィラーなどの無機充填剤等が配合されていてもよい。なお、積層前のビルドアップフィルムはBステージ状態である。
次に、図6(c)に示すように、内層板1に積層された絶縁層15の所定の部位に、絶縁層15を貫通して内層板1に達する貫通孔(ビア穴)を形成することでインタースティシャルバイアホール(IVH)30を形成し、内層回路102の一部を露出させる。この貫通孔の形成も、第1実施形態における樹脂付き銅箔2に対する貫通孔の形成と同様にして行うことができる。
次いで、図6(d)に示すように、絶縁層15が積層された内層板1の全表面を覆うように、無電解銅めっきにより銅めっき層3を形成する。これにより、内層板1と、内層板1の内層回路102と一部で接続するように絶縁層15を隔てて設けられた銅めっき層3のみからなる第1の銅層32を備える積層体120が得られる。この積層体120では、銅めっき層3がIVH30の内部にまで連続的に形成されるため、絶縁層15の表面上に形成された銅めっき層3(第1の銅層32)と内層回路102との電気的な接続が可能となる。
このような積層体120を形成した後には、いずれも第1実施形態と同様にして、レジスト形成工程、導体回路形成工程、ニッケル層形成工程、レジスト除去工程、エッチング工程、ソルダーレジスト形成工程及び金層形成工程を順次実施する。
すなわち、図6(e)に示すように、積層体120における第1の銅層32(銅めっき層3)上の導体回路となるべき部分(IVH30を含む)を除く部分に、電解めっきレジストであるレジスト4を形成する(レジスト形成工程)。次いで、図6(f)に示すように、第1の銅層32の表面上に、電解銅めっきにより第2の銅層5を形成し、第1の銅層32と第2の銅層5とが積層された導体回路50を得る(導体回路形成工程)。
それから、図7(g)に示すように、第2の銅層5の表面上に、更に電解ニッケルめっきによりニッケル層6を形成(ニッケル層形成工程)した後、図7(h)に示すように、電解めっきレジストであるレジスト4を除去する(レジスト除去工程)。その後、図7(i)に示すように、レジスト4に覆われていた部分の第1の銅層32(銅めっき層3)をエッチングにより除去(エッチング工程)した後、図7(j)に示すように、ニッケル層6が形成された導体回路50の少なくとも一部が露出するように、表面にソルダーレジスト7を形成するソルダーレジスト形成工程を行う。
そして、図7(k)に示すように、ニッケル層6が形成された導体回路50(回路パターン)のうち、ソルダーレジスト7を形成しなかった部分に対し、無電解金めっきにより金層8を形成する(金層形成工程)。これにより、ニッケル層6が形成された導体回路50の上面及び側面を覆うように金層8が形成される。
図8は、金層8形成後のニッケル層6が形成された導体回路50の部分の断面構成を拡大して示す模式図である。図8に示すように、この部分では、内層板1(図示せず)の表面に形成された絶縁層15上に、銅めっき層3、第2の銅層5及びニッケル層6がこの順に積層され、これらの積層構造の上面及び側面を覆うように置換金めっき皮膜11及び還元型の金めっき皮膜9からなる金層8が形成されている。
以上の工程により、内層板1の両面に、絶縁層15を隔てて外層回路である導体回路50が形成され、更にこの導体回路50の必要部分に、ニッケル層6及び金層8が形成された構成を有する半導体チップ搭載用基板10が得られる。このような半導体チップ搭載用基板10は、ニッケル層6及び金層8が形成された導体回路50の部分がワイヤボンディング用端子やはんだ接続用端子として機能することができ、この部分でチップ部品等との接続を行うことが可能である。
以上、本発明の好適な実施形態について説明したが、上述したような本発明の製造方法によれば、微細配線を形成する場合であっても、ブリッジの発生を低減でき、しかも優れたワイヤボンディング性及びはんだ接続信頼性を得ることが可能な半導体チップ搭載用基板が得られるようになる。本発明者によりこれらの効果が得られる要因は、必ずしも明らかではないが、以下のようなものであると推測される。
(ブリッジ)
 まず、従来、無電解ニッケルめっきによってブリッジが発生し易かった要因としては、(1)配線間のエッチング残渣、(2)無電解銅めっきにより銅配線を形成した際に、配線間に残った無電解銅めっき用のPd触媒残渣、(3)無電解ニッケルめっきを行う前の置換Pdめっき処理によるPd触媒残渣、(4)無電解めっきにおける還元剤として一般的に使用されている次亜リン酸の酸化により発生する水素ガス、等が複合的に作用していると考えられる。
すなわち、微細配線化が進み、配線と配線との間の水素ガス濃度が高くなると、配線と配線の間の無電解ニッケルめっき反応の活性が高くなるため、上述したような(1)~(3)の残渣に無電解ニッケルめっきが析出し易くなり、これがブリッジの要因となる。また、(1)~(3)のような残渣がない場合であっても、無電解ニッケルめっきの際、配線と配線との間の水素ガス濃度が高くなることにより、この部分でニッケルの還元が生じ、直接無電解ニッケルめっきによる合金層が析出してしまい、これがブリッジとなる場合がある。
さらに、無電解ニッケルめっきにより配線の側面に形成されるニッケル皮膜は、水素ガス濃度の高まりによって配線の側面のめっきの活性が上がることで、配線の上面の無電解ニッケルめっき皮膜よりも厚い形状となり易い。特に、配線間の距離が狭いほど、この傾向は強くなるため、これもブリッジが発生し易くなる要因となる。
ここで、従来のブリッジを抑制するための前処理液や前処理方法、或いは無電解めっき用触媒では、無電解ニッケルめっき処理後のブリッジの発生を抑制できない要因を、本発明者らは次のように考えている。
すなわち、従来の前処理液、前処理方法や無電解めっき用触媒液は、上述した(1)のエッチング残渣や(2)のPd触媒残渣などを不活性化するもの、または(3)のPd触媒残渣の量を低減するものであると考えられる。しかし、ブリッジが発生する原因としては、上記のような(4)の水素ガスも考えられるが、上記従来の前処理液、前処理方法や無電解めっき用触媒液では、かかる水素ガスが配線間の樹脂表面に吸着し、これが無電解ニッケルめっきによるダイレクトな合金層を析出させることを抑制するような効果が得られないため、ブリッジの発生を充分に抑制できないと考える。
なお、通常は、銅回路に無電解金めっきを行ってもブリッジの発生はほとんど起こらない。無電解ニッケルめっきでは、還元剤として一般的に次亜リン酸が使用されるが、その酸化に伴って水素ガスが発生することから、これにより配線近傍でのめっき液の活性が高まり、その結果、エッチング残渣や無電解銅めっき用のPd触媒残渣、或いは直接的なニッケルの析出が生じやすくなる。
これに対し、無電解金めっきには、還元剤として次亜リン酸等の酸化により水素ガスが発生するものが使用されるケースが少なく、アスコルビン酸、尿素系化合物、フェニル系化合物等が多く使用されることから、無電解金めっき中に水素ガスの発生がほとんど起こらず、したがってブリッジが発生しないと考えられる。
また、無電解ニッケルめっき液は80~95℃の高温で使用されることから、析出速度が速く、例えば0.2~0.3μm/分の析出速度となるのに対し、無電解金めっき液は、60~80℃程度の温度で使用されることから、0.005~0.03μm/分の析出速度となり、水素ガスが発生したとしても活性が低いものとなる。このような析出速度の違いによる活性の違いも、ブリッジの発生の有無を左右する要因となると考えられる。
これに対し、本発明では、銅からなる導体回路に対し、レジストが存在した状態で電解ニッケルめっきを行い、レジストを除去した後、無電解金めっきを行っている。つまり、導体回路に対しては電解ニッケルめっきを行っているため、上述した(1)~(4)のような事項はいずれもブリッジを発生させる要因となり難くなる。さらに、導体回路以外の部分にはレジストが存在した状態であるため、これによってもブリッジの発生が大幅に抑制される。
(はんだ接続信頼性)
 従来のように銅回路上に無電解ニッケル/無電解金めっきを施す場合、上述した非特許文献2に記載のように、無電解ニッケルめっき層が、置換金めっき反応によって溶解し、脆弱層が形成されることがある。この脆弱層は、一般的に適用される無電解ニッケルは、無電解ニッケル-リン合金めっきであり、その後の置換金めっき反応ではニッケルのみが溶出し易いため、リンが濃縮されて溶解し残ることにより形成さされると考えられる。そして、このような脆弱層の形成によって、はんだ接続信頼性が低下する。
これに対し、本発明のように導体回路に対して電解ニッケルめっき/無電解金めっきを行う場合、電解ニッケルでは純ニッケルを析出できるため、その後の置換金めっき反応でもニッケルが溶出するだけで、無電解ニッケル-リン合金めっきの場合のような脆弱層は生じない。したがって、本発明における電解ニッケル/無電解金めっきによれば、極めて高いはんだ接続信頼性が得られると考える。
(ワイヤボンディング性)
 従来の無電解ニッケル/無電解金めっきの場合、上述した非特許文献2に記載のように、熱処理にともなってワイヤボンディング性が著しく低下することが示されている。このようにワイヤボンディング性が低下する理由としては、金めっき皮膜の粒界を無電解ニッケル皮膜からのニッケルが拡散し、これにより金めっき皮膜の表面にニッケルが移行し、この表面でニッケル酸化物を形成することが考えられる。そして、このように生じたニッケル酸化物が、金ワイヤと金めっき皮膜との接着を妨害し、ワイヤボンディング性の低下を招いていると考えられる。
これに対し、本発明においては、導体回路上に電解ニッケル/無電解金めっきを施すため、電解ニッケルにおいて、導体回路と反対側の表面におけるニッケルの結晶粒径の平均値が0.25μm以上であるニッケル層を形成することができ、これにより、従来の無電解ニッケル/無電解金めっきを行う場合と比較して、優れたワイヤボンディング性を得られる。その理由としては、電解ニッケル皮膜中のニッケルの粒径と、無電解ニッケル皮膜との粒径が異なることが考えられる。
すなわち、一般的に適用される無電解ニッケルは、前述したように無電解ニッケル-リン合金めっきであって、アモルファスな皮膜が形成されるのに対し、電解ニッケルにより形成される皮膜は結晶質であり、そのため電解ニッケル皮膜の方が無電解ニッケル皮膜に比してニッケルの結晶粒が大きい。さらに、一般的に電解ニッケルめっき液には光沢剤が添加されるが、本発明では、電解ニッケルめっき液において、光沢剤が少ないか、光沢剤を添加しないため、これによってもニッケルの結晶粒を大きく成長させることができる。
ここで、電解ニッケルめっき液の光沢剤は、一次光沢剤と二次光沢剤の2種類があり、一次光沢剤は皮膜の結晶を微細化することにより光沢を付与する働きがあり、二次光沢剤は、一次光沢剤では得られないような小さな傷を埋める働き、つまりレベリング効果を付与する働きをする。一次光沢剤としては、芳香族スルホン酸類(ベンゼンスルホン酸等)、芳香族スルホンアミド類(p-トルエンスルホン酸アミド等)、芳香族スルホンイミド類(サッカリン等)が知られており、二次光沢剤としては、アルデヒド類(ホルムアルデヒド等)、アリル、ビニル化合物(アリルスルホン酸等)、アセチレン化合物(2-ブチル1,4-チオール等)、ニトリル類(エチルシアンヒドリン等)が知られている。そして、電解ニッケルめっき液には、特に一次光沢剤のみを添加する場合が多い。
そして、電解ニッケルめっき皮膜の上に無電解金めっき皮膜を析出する場合、無電解金めっき皮膜はエピタキシャル成長することから、ニッケルの結晶粒が大きいほど金の結晶粒が大きくなり、電解ニッケルめっき後、電解金めっきを行う場合とほぼ同レベルの金の結晶粒を有することができる。したがって、このようにして形成したワイヤボンディング端子等に熱処理を行っても、金層がニッケルの拡散を抑制する効果が高いため、優れたワイヤボンディング性を発揮し得ると考えられる。
なお、同じ粒径の電解ニッケルめっきに、無電解金めっき又は電解金めっきを行う場合は、無電解金めっきを行った方が金の粒径が若干小さくなる傾向にある。ところが、本発明においては、電解ニッケルめっき液への添加剤を極力抑えるか、添加剤を添加しない電解ニッケルめっき液を用いることから、電解ニッケル皮膜中のニッケルの粒径を大きくすることができる。したがって、本発明では、電解ニッケルめっきによるニッケル層6の形成後、無電解金めっきで金層8を形成することにより、微細配線化を達成することができる一方、金層8中の金の粒径を大きく保てるため、高いワイヤボンディング性が得られるようになる。
以上、本発明に係る半導体チップ搭載用基板及びその製造方法の好適な実施形態について説明したが、本発明は必ずしも上述した実施形態に限定されるものではなく、その趣旨を逸脱しない範囲で適宜変更を行ってもよい。
例えば、上記の実施形態では、第2の銅層3(導体回路)の全ての領域上に電解ニッケルめっきによりニッケル層6を形成したが、ニッケル層6は、第2の銅層3上の所定の位置に部分的に形成するようにしてもよい。具体的には、第2の銅層3を形成した後に、当該銅層3上のニッケル層6を形成する部分を除いてレジスト(上部レジスト)を形成し、ニッケル層形成工程において、この上部レジストが形成されていない第2の銅層3上にのみニッケル層6を形成することができる。この場合、導体回路(第2の銅層3)上のはんだ接続用端子やワイヤボンディング用端子としない領域は、ニッケル層6によって覆われることがなく、上部に形成されるソルダーレジスト7と直接接するようになる。そして、ソルダーレジスト7は、ニッケルよりも銅に対する密着性が高い場合が多いため、上記構成とすることによってソルダーレジスト7の密着性を高め、信頼性を更に向上させることが可能となる。
また、上述した実施形態では、内層板の両表面上に外層導体回路を形成させる例を説明したが、必ずしもこれに限定されず、例えば内層板の一方の表面側のみ外層導体回路を形成するようにしてもよい。さらに、上記で得られた半導体チップ搭載用基板を更に内層板として用い、同様の工程を繰り返すことで、複数層の外装導体回路を備える多層板としてもよい。
[実施例1]
(半導体チップ搭載用基板の製造)
(1a)内層板の準備
 まず、図1(a)に示すように、絶縁基材に厚さ18μmの銅箔を両面に貼り合わせた、厚さ0.2mmのガラス布基材エポキシ銅張積層板であるMCL-E-679(日立化成工業株式会社製、商品名)を準備し、その不要な箇所の銅箔をエッチングにより除去し、スルーホールを形成して、表面に内層回路が形成された内層板(内層板1)を得た。
(1b)樹脂付き銅箔の積層
 図1(b)に示すように、内層板の両面に、3μmの厚みの銅箔22に接着剤(絶縁層21)を塗布したMCF-7000LX(日立化成工業株式会社製、商品名)を、170℃、30kgf/cm2の条件で60分間加熱加圧してラミネートした。
(1c)IVHの形成
 図1(c)に示すように、炭酸ガスインパクトレーザー穴あけ機L-500(住友重機械工業株式会社製、商品名)により、銅箔22上から直径80μmの非貫通孔であるIVH30をあけた。さらに、IVH30形成後の基板を過マンガン酸カリウム65g/Lと水酸化ナトリウム40g/Lの混合水溶液に、液温70℃で20分間浸漬し、孔内のスミアの除去を行った。
(1d)無電解銅めっき
 図1(d)に示すように、(1c)の工程後の基板を、パラジウム溶液であるHS-202B(日立化成工業株式会社製、商品名)に25℃で15分間浸漬して、銅箔22表面に触媒を付与した。その後、CUST-201(日立化成工業株式会社製、商品名)を使用して、液温25℃、30分の条件で無電解銅めっきを行った。これにより銅箔21上及びIVH30内の表面に厚さ0.3μmの無電解銅めっき層(銅めっき層3)を形成した。
(1e)電解めっきレジストの形成
 図1(e)に示すように、ドライフィルムフォトレジストであるRY-3025(日立化成工業株式会社製、商品名)を、無電解銅めっき層の表面にラミネートし、電解銅めっきを行うべき箇所をマスクするフォトマスクを介してフォトレジストに紫外線を露光した後、現像して、電解めっきレジスト(レジスト4)を形成した。
(1f)電解銅めっき
 図1(f)に示すように、硫酸銅浴を用い、液温25℃、電流密度1.0A/dm2の条件で、銅めっき層3上に電解銅めっきを20μmほどの厚さが得られるように行い、回路導体幅/回路導体間隔(L/S)=35/35μmのパターン形状を有する第2の銅層5を形成した。また、かかるパターン形状を形成した面と反対側の面には、はんだボール接続用のランド径600μmのパッドが形成されるように、電解銅めっき皮膜(第2の銅層5)を形成した。
(1g)電解ニッケルめっき
 図2(g)に示すように、光沢剤を含有しない下記の組成の電解ニッケルめっき液を用いて、液温55℃、電流密度1.5A/dmの条件で、電解銅めっき層上に電解ニッケルめっきを3μmほどの厚さが得られるように行い、電解ニッケル皮膜(ニッケル層6)を形成した。
電解ニッケルめっき液(ワット浴)の組成
硫酸ニッケル:240g/L
塩化ニッケル:45g/L
ホウ酸   :30g/L
界面活性剤 :3ml/L
   (日本高純度化学株式会社製、商品名:ピット防止剤♯62)
pH    :4
(1h)電解めっきレジストの剥離
 図2(h)に示すように、レジスト剥離液であるHTO(ニチゴー・モートン株式会社製、商品名)を用いて、電解めっきレジストの除去を行った。
(1i)エッチング
 図2(i)に示すように、主成分として硫酸20g/L、過酸化水素10g/Lの組成のエッチング液を用いて、電解めっきレジストで覆われていた部分の銅(銅箔21及び銅めっき層3)をエッチングにより除去した。
(1j)ソルダーレジストの形成
 図2(j)に示すように、エッチング後の基板の上側の表面に、感光性のソルダーレジスト「PSR-4000 AUS5」(太陽インキ製造株式会社製、商品名)をロールコータにより塗布し、硬化後の厚みが40μmとなるようにした。続いて、露光・現像をすることにより、導体回路上の所望の場所に開口部を有するソルダーレジスト7を形成した。また、下側の表面には、はんだボール接続用のパッドを形成するために、ランド径600μmの銅パッドの上部に、500μmの開口径をもったソルダーレジスト7を形成した。
(1k)無電解金めっき
 図2(k)に示すように、ソルダーレジスト7形成後の基板を、置換金めっき液であるHGS-100(日立化成工業株式会社、商品名)に、85℃で2分間浸漬させ、更に1分間水洗した。次いで、還元型の金めっき液であるHGS-2000(日立化成工業株式会社製、商品名)に、70℃で45分間浸漬させ、更に5分間水洗して、無電解金めっき皮膜(金層8)を形成した。置換金めっき及び還元型の金めっきによって得られた無電解金めっき皮膜の膜厚の合計は0.5μmであった。なお、本実施例及び以下の実施例や比較例においては、ニッケル層、パラジウム層及び金層の膜厚は、蛍光X線膜厚計SFT9500(エスアイアイ・ナノテクノロジー株式会社製、商品名)を用いて測定した。
このようにして、図2(k)に示すような、上下面に金層8で覆われた端子部分を有する半導体チップ搭載用基板を得た。この半導体チップ搭載用基板においては、上側の端子部分がワイヤボンディング接続用の端子に該当し、下側の端子部分がはんだ接続用の端子に該当する。半導体チップ搭載用基板は、これらの端子をそれぞれ1000個有している(以下の実施例、比較例も同様)。
(特性評価)
(1)微細配線形成性
 上記で得られた半導体チップ搭載用基板について、下記の基準により無電解金めっき後の微細配線形成性を評価した。得られた結果を表1に示す。
A:ブリッジが形成されておらず、端子部分にめっき皮膜が良好に形成されており、回路導体間隔が25μm以上である。
B:端子部分の外周に部分的にめっきがはみ出して析出しており、回路導体間隔が20μm以上、25μm未満である。
C:端子部分の外周に部分的にめっきがはみ出して析出しており、回路導体間隔が15μm以上、20μm未満である。
D:端子部分の外周に部分的にめっきがはみ出して析出しており、回路導体間隔が5μm以上、15μm未満である。
E:端子部分の外周に部分的にめっきがはみ出して析出しており、回路導体間隔が5μm未満である。
(2)ワイヤボンディング性
 上記で得られた半導体チップ搭載用基板について、下記の基準により接続端子のワイヤボンディング性(ワイヤボンディング接続性)を評価した。
 すなわち、実施例1に対応する複数の半導体チップ搭載用基板に対し、150℃で3、10、50、100及び200時間の熱処理をそれぞれ実施し、各熱処理時間が経過した時点でワイヤボンディングを行った。ワイヤボンディングは、ワイヤ径28μmの金ワイヤを用い、1000箇所のワイヤボンディング接続用の端子の全てで行った。ワイヤボンディング装置としては、UTC200-Super2(株式会社新川、商品名)を用い、ボンディング温度(ヒートブロック温度):165℃、ボンド荷重:70gf、超音波出力:90PLS、超音波時間:25msの条件とした。
そして、ワイヤボンディング後、ボンドテスタ(Dage社製、商品名:BT2400PC)を用いて、金ワイヤを引っ張り、端子から外れるまでの強度を測定する金ワイヤプルテストを行い、下記基準に基づいて、ワイヤボンディング接続信頼性について端子毎にそれぞれ評価した。得られた結果を表1に示す。
A:ワイヤプル強度の平均値が10g以上
B:ワイヤプル強度の平均値が8g以上10g未満
C:ワイヤプル強度の平均値が3g以上8g未満
D:ワイヤプル強度の平均値が3g未満
(3)はんだ接続信頼性
 上記で得られた半導体チップ搭載用基板について、下記の基準により接続端子のはんだ接続信頼性を評価した。
 すなわち、半導体チップ搭載用基板における1000箇所のはんだ接続端子に、φ0.76mmのSn-3.0Ag-0.5Cuはんだボールを、リフロー炉で接続させた後(ピーク温度252℃)、耐衝撃性ハイスピードボンドテスター 4000HS(デイジ社製 商品名)を用いて、約200mm/秒の条件ではんだボールのシェア(剪断)試験を行った(放置時間0h)。また、はんだボールをリフローにより接続させた半導体チップ搭載用基板を複数準備し、それぞれ150℃で100、300、1000時間放置した後、これらについても同様にしてはんだボールのシェア(剪断)試験を行った。
はんだ接続信頼性の評価基準は以下のとおりであり、かかる基準に基づいて、端子毎に評価を行った。得られた結果を表1に示す。
A:1000箇所全てのはんだ用接続端子においてはんだボール内での剪断による破壊が認められた。
B:はんだボール内での剪断による破壊以外のモードによる破壊が1箇所以上10個所以下で認められた。
C:はんだボール内での剪断による破壊以外のモードによる破壊が11箇所以上100個所以下で認められた。
D:はんだボール内での剪断による破壊以外のモードによる破壊が101個所以上で認められた。
(4)金層表面へのニッケルの拡散
 半導体チップ搭載用基板の端子部分における金層8へのニッケルの拡散状態を調べるため、次のような試験を行った。すなわち、複数の半導体チップ搭載用基板について、それぞれ150℃で50、100、200時間の熱処理を行った後、X線光電子分光装置AXIS 165型(島津製作所社製 商品名)を用いて、金層表面の元素分析を行い、金層表面に存在している元素の種類及びその割合を求めた。得られた結果を表2に示した。
(5)ニッケル層/金層の結晶粒径
 端子部分におけるニッケル層6及び金層8のそれぞれにおけるニッケル及び金の結晶粒径を調べるため、端子部分を収束イオンビーム加工観察装置(FIB:Focused Ion Beam System、(株)日立製作所製FB-2000A型)を用いて加工し、FIBに併設されている走査イオン顕微鏡(SIM:Scanning Ion Microscope(以下、FIB/SIMと省略))を用いて観察した。得られた結果を図9に示す。図9中、Auが金層を、Niがニッケル層をそれぞれ示している(図10~14についても同様)。
また、金層8と接しているニッケル層6を、電子線後方散乱(Electron Backscatter Diffraction;EBSD)法(以下EBSDと省略)により測定し、平均粒径を求めた。なお、SEM装置としては、SU6600(日立製作所製 商品名)、EBSP測定・解析システムとしては、OIM(Orientation Imaging Macrograph、解析ソフト名「OIMAnalysis」)(TSL社製 商品名)をそれぞれ用いた。平均粒径は、金層8と接しているニッケル層6の断面を15μm幅で測定し、結晶粒一つずつの断面積を算出してその平均を求め、円に換算した場合の直径を平均粒径とした。なお、回路導体幅35μmの中央部をEBSDにより観察した。かかる観察により得られた、ニッケル層6における金層8側の表面でのニッケルの結晶粒径の平均値を、表3に示す。
(6)ソルダーレジストの接着性
 導体回路とソルダーレジストとの接着性を、PCT(Pressure Cooker Test)試験を行うことにより評価した。すなわち、上記(1j)の工程において、ランド径600μmのはんだボール接続用のパッドが1000箇所形成されている導体回路を全て覆うように、開口部がないソルダーレジスト7を形成して、これを試験サンプルとした。この試験サンプルに対し、121℃/100%RH/2.3atmの条件下で96時間処理する吸湿(PCT)処理を行った。処理後、はんだボール接続用のパッドの上部で膨れが生じているか否かを目視で観察して、ソルダーレジストの導体回路に対する接着性を評価した。得られた結果を表1に示す。なお、表中の評価結果は、以下の基準に基づくものである。
A:膨れの発生無し
B:膨れが1~30箇所で発生
C:膨れが31~100箇所で発生
D:膨れが100箇所以上で発生
[実施例2]
(半導体チップ搭載用基板の製造)
 実施例1における(1a)~(1g)の工程を行った後、ニッケル層6形成後の基板を、液温25℃の置換パラジウムめっき液であるSA-100(日立化成工業株式会社製、商品名)に2分間浸漬させ、水洗を1分間行い、さらに還元型パラジウムめっき液であるパレット(小島化学薬品株式会社製、商品名)に、70℃で1分間、浸漬して、還元型パラジウムめっき皮膜(パラジウム層)を0.1μm析出させた。その後、実施例1における(1h)~(1j)の工程を行った後、(1k)の工程を、当該工程における置換金めっきを、HGS-100(日立化成工業株式会社、商品名)に、85℃で10分間浸漬することにより行ったこと以外は同様に行って、半導体チップ搭載用基板を得た。
(特性評価)
 得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性、はんだ接続信頼性及びソルダーレジストの接着性について評価した。得られた結果を表1に示す。また、実施例1と同様にして、金層表面へのニッケルの拡散状態を評価した。得られた結果を表2に示す。
[実施例3]
(半導体チップ搭載用基板の製造)
 実施例1における(1a)~(1g)の工程を行った後、ニッケル層6の表面に、電解パラジウムめっき液であるパラブライトSST-L(日本高純度化学株式会社、商品名)を用いて、60℃、1A/dmで40秒間、電解パラジウムめっきを行い、0.2μmの厚みのパラジウムめっき皮膜(パラジウム層)を析出させた。その後、実施例1における(1h)~(1j)の工程を行った後、(1k)の工程を、当該工程における置換金めっきを、HGS-100(日立化成工業株式会社、商品名)に、85℃で10分間浸漬することにより行ったこと以外は同様に行って、半導体チップ搭載用基板を得た。
(特性評価)
 得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性、はんだ接続信頼性及びソルダーレジストの接着性について評価した。得られた結果を表1に示す。また、実施例1と同様にして、金層表面へのニッケルの拡散状態を評価した。得られた結果を表2に示す。
[実施例4]
(半導体チップ搭載用基板の製造)
 実施例1における(1a)~(1g)の工程を行った後、ニッケル層6の表面に、ストライク電解金めっき液であるアシドストライク(日本高純度化学株式会社、商品名)を用いて、40℃、2A/dmで20秒間、ストライク電解金めっきを行った。その後、実施例1における(1h)~(1j)の工程を同様に行った。続いて、ソルダーレジスト7形成後の基板を、還元型の金めっき液であるHGS-2000(日立化成工業株式会社製、商品名)に、70℃において45分間浸漬させ、更に5分間水洗して、ストライク電解金めっきにより形成された金層上に金層を更に形成した。これにより、半導体チップ搭載用基板を得た。ストライク電解金めっき及び還元型の金めっきにより形成された金層の膜厚の合計は、0.5μmであった。
(特性評価)
 得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性、はんだ接続信頼性及びソルダーレジストの接着性について評価した。得られた結果を表1に示す。また、実施例1と同様にして、金層表面へのニッケルの拡散状態を評価した。得られた結果を表2に示す。
[実施例5]
(半導体チップ搭載用基板の製造)
 実施例1における(1a)~(1g)の工程を行った後、ニッケル層6の表面に、電解パラジウムめっき液であるパラブライトSST-L(日本高純度化学株式会社、商品名)を用いて、60℃、1A/dmで40秒間、電解パラジウムめっきを行い、0.2μmの厚みのパラジウムめっき皮膜(パラジウム層)を析出させた。続いて、このパラジウムめっき皮膜の表面に、ストライク電解金めっき液であるアシドストライク(日本高純度化学株式会社、商品名)を用いて、40℃、2A/dmで20秒間、ストライク電解金めっきを行った。その後、実施例1における(1h)~(1j)の工程を行った。それから、ソルダーレジスト7形成後の基板を、還元型の金めっき液であるHGS-2000(日立化成工業株式会社製、商品名)に、70℃において45分間浸漬させ、更に5分間水洗して、ストライク電解金めっきにより形成された金層上に金層を更に形成した。これにより、半導体チップ搭載用基板を得た。ストライク電解金めっき及び還元型の金めっきにより形成された金層の膜厚の合計は0.5μmであった。
(特性評価)
 得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性、はんだ接続信頼性及びソルダーレジストの接着性について評価した。得られた結果を表1に示す。また、実施例1と同様にして、金層表面へのニッケルの拡散状態を評価した。得られた結果を表2に示す。
[実施例6]
(半導体チップ搭載用基板の製造)
 実施例1における(1a)~(1j)の工程を行った後、ソルダーレジスト7形成後の基板を、液温25℃の置換パラジウムめっき液であるSA-100(日立化成工業株式会社製、商品名)に2分間浸漬させた後、水洗を1分間行い、次いで還元型パラジウムめっき液であるパレット(小島化学薬品株式会社製、商品名)に、70℃で1分間浸漬し、還元型パラジウムめっき皮膜を0.1μm析出させることにより、ニッケル層6上にパラジウム層を形成する工程を行った。その後、(1k)の工程を、当該工程における置換金めっきを、HGS-100(日立化成工業株式会社、商品名)に、85℃で10分間浸漬することにより行ったこと以外は同様に行って、半導体チップ搭載用基板を得た。
(特性評価)
 得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性、はんだ接続信頼性及びソルダーレジストの接着性について評価した。得られた結果を表1に示す。また、実施例1と同様にして、金層表面へのニッケルの拡散状態を評価した。得られた結果を表2に示す。
[実施例7]
(半導体チップ搭載用基板の製造)
 (1g)の工程において、光沢剤(一次光沢剤)を含有する下記組成の電解ニッケルめっき液を用いて、液温55℃、電流密度1.5A/dmの条件で、第2の銅層5上に電解ニッケルめっきを3μmほどの厚さが得られるように行い、第2の銅層5上にニッケル層6を形成したこと以外は、実施例1と同様にして半導体チップ搭載用基板を得た。
電解ニッケルめっき液の組成
硫酸ニッケル   : 240g/L
塩化ニッケル   : 45g/L
ホウ酸      : 30g/L
界面活性剤    : 3ml/L
   (日本高純度化学株式会社製、商品名:ピット防止剤♯62)
サッカリン(光沢剤): 0.1g/L
pH       : 4
(特性評価)
 得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性、はんだ接続信頼性及びソルダーレジストの接着性について評価した。得られた結果を表1に示す。また、実施例1と同様にして、金皮膜表面へのニッケルの拡散状態を評価した。得られた結果を表2に示す。さらに、ニッケル層6及び金層8のそれぞれにおけるニッケル及び金の結晶粒径について、実施例1と同様にFIB/SIMを用いて観察した。得られた結果を図10に示す。さらに、実施例1と同様に、EBSDにより金層8と接しているニッケル層6表面の結晶粒径を測定した。得られた結果を表3に示す。
[実施例8]
(半導体チップ搭載用基板の製造)
 (1g)の工程において、光沢剤(一次光沢剤)を含有する下記組成の電解ニッケルめっき液を用いて、液温55℃、電流密度1.5A/dmの条件で、第2の銅層5上に電解ニッケルめっきを3μmほどの厚さが得られるように行い、第2の銅層5上にニッケル層6を形成したこと以外は、実施例1と同様にして半導体チップ搭載用基板を得た。
電解ニッケルめっき液の組成
硫酸ニッケル   : 240g/L
塩化ニッケル   : 45g/L
ホウ酸      : 30g/L
界面活性剤    : 3ml/L
   (日本高純度化学株式会社製、商品名:ピット防止剤♯62)
サッカリン(光沢剤): 0.3g/L
pH       : 4
(特性評価)
 得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性、はんだ接続信頼性及びソルダーレジストの接着性について評価した。得られた結果を表1に示す。実施例1と同様にして、金皮膜表面へのニッケルの拡散状態を評価した。得られた結果を表2に示す。また、ニッケル層6及び金層8のそれぞれにおけるニッケル及び金の結晶粒径について、実施例1と同様にFIB/SIMにより観察した。得られた結果を図11に示す。さらに、実施例1と同様に、EBSDにより金層8と接しているニッケル層6表面の結晶粒径を測定した。得られた結果を表3に示す。
[実施例9]
(半導体チップ搭載用基板の製造)
(2a)内層板の準備
 図6(a)に示すように、絶縁基材に、厚さ18μmの銅箔を両面に貼り合わせた、厚さ0.2mmのガラス布基材エポキシ銅張積層板であるMCL-E-679(日立化成工業株式会社製、商品名)を用い、その不要な箇所の銅箔をエッチングにより除去し、スルーホールを形成して、内層回路が形成された内層板1を作製した。
(2b)ビルドアップフィルムの積層
 図6(b)に示すように、内層板1の両面に、熱硬化性絶縁樹脂フィルムABF-45H(味の素ファインテクノ株式会社製、商品名)を、170℃、30kgf/cmの条件で、60分加熱加圧してラミネートし、ビルドアップフィルム15を形成した。
(2c)IVHの形成
 図6(c)に示すように、炭酸ガスインパクトレーザー穴あけ機L-500(住友重機械工業株式会社製、商品名)により、ビルドアップフィルム15上から直径80μmの非貫通孔であるIVH30をあけた。さらに、過マンガン酸カリウム65g/Lと水酸化ナトリウム40g/Lの混合水溶液に、IVH30形成後の基板を、液温70℃で20分間浸漬し、孔内のスミアの除去を行った。
(2d):無電解銅めっき
 図6(d)に示すように、(2c)の工程後の基板を、パラジウム溶液であるHS-202B(日立化成工業株式会社製、商品名)に25℃で15分間浸漬して、ビルドアップフィルム15の表面及びIVH30内の表面に触媒を付与した後、CUST-201(日立化成工業株式会社製、商品名)を使用して、液温25℃、30分の条件で無電解銅めっきを行った。これにより、ビルドアップフィルム15上及びIVH30内の表面に厚さ0.3μmの銅めっき層3を形成した。
(2e)電解めっきレジストの形成
 図6(e)に示すように、ドライフィルムフォトレジストであるRY-3025(日立化成工業株式会社製、商品名)を、銅めっき層3の表面にラミネートし、電解銅めっきを行うべき箇所をマスクするフォトマスクを介してフォトレジストに紫外線を露光した後、現像して、電解めっきレジスト4を形成した。
(2f)電解銅めっき
 図6(f)に示すように、硫酸銅浴を用いて、液温25℃、電流密度1.0A/dm2の条件で、銅めっき層3上に電解銅めっきを20μmほどの厚さが得られるように行い、回路導体幅/回路導体間隔(L/S)=35/35μmのパターン形状を有する第2の銅層5を形成した。また、また、かかるパターン形状を形成した面と反対側の面には、はんだボール接続用のランド径600μmのパッドが形成されるように、第2の銅層5を形成した。
(2g)電解ニッケルめっき
 図7(g)に示すように、下記の組成を有する光沢剤を含有しない電解ニッケルめっき液を用いて、液温55℃、電流密度1.5A/dmの条件で、第2の銅層5上に電解ニッケルめっきを3μmほどの厚さが得られるように行い、第2の銅層5上にニッケル層6を形成した。
電解ニッケルめっき液(ワット浴)の組成
硫酸ニッケル: 240g/L
塩化ニッケル: 45g/L
ホウ酸   : 30g/L
界面活性剤 : 3ml/L
   (日本高純度化学株式会社製、商品名:ピット防止剤♯62)
pH    : 4
(2h)電解めっきレジストの剥離
 図7(h)に示すように、レジスト剥離液であるHTO(ニチゴー・モートン株式会社製、商品名)を用いて、電解めっきレジスト4の除去を行った。
(2i)エッチング
 図7(i)に示すように、主成分として硫酸20g/L、過酸化水素10g/Lの組成のエッチング液を用いて、電解めっきレジスト4で覆われていた部分の銅(銅めっき層3)をエッチングにより除去した。
(2j)ソルダーレジストの形成
 図7(j)に示すように、エッチング後の基板の上側の表面に、感光性のソルダーレジスト「PSR-4000 AUS5」(太陽インキ製造株式会社製、商品名)をロールコータで塗布し、硬化後の厚みが40μmとなるようにした。続いて、露光・現像をすることにより、導体回路上の所望の場所に開口部を有するソルダーレジスト7を形成した。また、下側の表面には、はんだボール接続用のパッドを形成するために、ランド径600μmの銅パッドの上部に、500μmの開口径をもったソルダーレジスト7を形成した。
(2k)無電解金めっき
 図7(k)に示すように、ソルダーレジスト7形成後の基板を、置換金めっき液であるHGS-100(日立化成工業株式会社、商品名)に、85℃で2分間浸漬させ、更に1分間水洗した。次いで、還元型の金めっき液であるHGS-2000(日立化成工業株式会社製、商品名)に、70℃で45分間浸漬させ、更に5分間水洗した。置換金めっき及び還元型の金めっきによって得られた金層8の膜厚の合計は0.5μmであった。
(特性評価)
 得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性、はんだ接続信頼性及びソルダーレジストの接着性について評価した。得られた結果を表1に示す。
[実施例10]
(半導体チップ搭載用基板の製造)
 実施例1における(1a)~(1g)の工程を行った後、ニッケル層6の表面に、電解パラジウムめっき液であるパラブライトSST-L(日本高純度化学株式会社、商品名)を用いて、60℃、1A/dmで40秒間、電解パラジウムめっきを行い、0.2μmの厚みのパラジウムめっき皮膜(パラジウム層)を析出させた。その後、実施例1における(1h)~(1j)の工程を行った後、還元型パラジウムめっき液であるパレット(小島化学薬品株式会社、商品名)に、70℃で1分間浸漬して、還元型パラジウムめっき皮膜(パラジウム層)を0.1μm析出させた。その後、実施例1における(1k)の工程を、当該工程における置換金めっきを、HGS-100(日立化成工業株式会社、商品名)に、85℃で10分間浸漬することにより行ったこと以外は同様に行って、半導体チップ搭載用基板を得た。
(特性評価)
 得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性、はんだ接続信頼性及びソルダーレジストの接着性について評価した。得られた結果を表1に示す。また、実施例1と同様にして、金層表面へのニッケルの拡散状態を評価した。得られた結果を表2に示す。
[比較例1]
(半導体チップ搭載用基板の製造)
 実施例1における(1a)~(1f)の工程を行った後、(1g)(電解ニッケルめっき)の工程を行わずに、(1h)~(1j)の工程を行った。
次に、ソルダーレジスト形成後の基板を、めっき活性化処理液であるSA-100(日立化成工業株式会社製、商品名)に、25℃で5分間、浸漬処理し、1分間水洗した後、無電解ニッケルめっき液であるニッケルPS-100(日立化成工業株式会社製、商品名)に、85℃で12分間、浸漬処理して、1分間水洗した。これにより、第2の銅層上に3μmの無電解ニッケルめっき皮膜を形成した。
その後、無電解ニッケルめっき皮膜形成後の基板を、置換金めっき液であるHGS-100(日立化成工業株式会社製、商品名)に、85℃で10分間、浸漬処理し、1分間水洗した後、還元型の金めっき液であるHGS-2000(日立化成工業株式会社製、商品名)に、70℃で45分間浸漬させ、5分間水洗した。これにより、半導体チップ搭載用基板を得た。置換金めっき及び還元型の金めっきによって得られた金層の膜厚の合計は0.5μmであった。
(特性評価)
 得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性、はんだ接続信頼性及びソルダーレジストの接着性について評価した。得られた結果を表1に示す。また、実施例1と同様にして、金層表面へのニッケルの拡散状態を評価した。得られた結果を表2に示す。さらに、ニッケル層及び金層のそれぞれにおけるニッケル及び金の結晶粒径について、実施例1と同様にFIB/SIMにより観察した。得られた結果を図12に示す。さらに、実施例1と同様に、EBSDにより金層と接しているニッケル層表面の結晶粒径を測定した。得られた結果を表3に示す。
(比較例2)
(半導体チップ搭載用基板の製造)
 実施例1における(1a)~(1f)の工程を行った後、(1g)(電解ニッケルめっき)の工程を行わずに、(1h)~(1j)の工程を行った。
続いて、ソルダーレジスト7形成後の基板を、めっき活性化処理液である下記組成の置換パラジウムめっき液に、5分間浸漬した後、水洗及び乾燥して、第2の銅層上に置換パラジウムめっき皮膜を形成した。
置換パラジウムめっき液の組成
塩化パラジウム(Pd)として :100mg/L
塩化アンモニウム       :10g/L
pH             :2(塩酸により調整)
次に、置換パラジウムめっき液による処理後の基板を、下記組成の処理液に浸漬した後、水洗及び乾燥した。
処理液の組成
チオ硫酸カリウム :50g/L
pH調整剤    :クエン酸ナトリウム
pH       :6
それから、上記処理後の基板を、無電解ニッケルめっき液であるニッケルPS-100(日立化成工業株式会社製、商品名)に、85℃で12分間、浸漬処理した後、1分間水洗した。これにより、パラジウムめっき皮膜上に、3μmの無電解ニッケルめっき皮膜を形成した。続いて、この基板を置換金めっき液であるHGS-100(日立化成工業株式会社製、商品名)に、85℃で10分間、浸漬処理し、1分間水洗した後、還元型の金めっき液であるHGS-2000(日立化成工業株式会社製、商品名)に、70℃で45分間浸漬させ、5分間水洗した。これにより、半導体チップ搭載用基板を得た。置換金めっき及び還元型の金めっきによって得られた金層の膜厚の合計は0.5μmであった。
(特性評価)
 得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性、はんだ接続信頼性及びソルダーレジストの接着性について評価した。得られた結果を表1に示す。さらに、実施例1と同様に、EBSDにより金層と接しているニッケル層表面の結晶粒径を測定した。得られた結果を表3に示す。
[比較例3]
(半導体チップ搭載用基板の製造)
 実施例1における(1a)~(1f)の工程を行った後、(1g)(電解ニッケルめっき)の工程を行わずに、(1h)~(1j)の工程を行った。
続いて、めっき活性化処理液である下記組成の置換パラジウムめっき液に、5分間浸漬後、水洗、乾燥して、第2の銅層上に置換パラジウムめっき皮膜を形成した。
置換パラジウムめっき液の組成
塩酸(35%)        :70ml/L
塩化パラジウム(Pd)として :50mg/L
次亜リン酸          :100mg/L
酸性度            :約0.8N
次に、置換パラジウムめっき液による処理後の基板を、無電解ニッケルめっき液であるニッケルPS-100(日立化成工業株式会社製、商品名)に、85℃で12分間、浸漬処理し、1分間水洗した。これにより、パラジウムめっき皮膜上に、3μmの無電解ニッケルめっき皮膜を形成した。続いて、この基板を、置換金めっき液であるHGS-100(日立化成工業株式会社製、商品名)に、85℃で10分間浸漬処理し、1分間水洗した後、還元型の金めっき液であるHGS-2000(日立化成工業株式会社製、商品名)に、70℃において45分間浸漬させ、5分間水洗した。これにより、半導体チップ搭載用基板を得た。置換金めっき及び還元型の金めっきによって得られた金層の膜厚の合計は0.5μmであった。
(特性評価)
 得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性、はんだ接続信頼性及びソルダーレジストの接着性について評価した。得られた結果を表1に示す。さらに、実施例1と同様に、EBSDにより金層と接しているニッケル層表面の結晶粒径を測定した。得られた結果を表3に示す。
[比較例4]
(半導体チップ搭載用基板の製造)
 (1g)の工程において、光沢剤(一次光沢剤)を含有する下記組成の電解ニッケルめっき液を用いて、液温55℃、電流密度1.5A/dmの条件で、第2の銅層上に電解ニッケルめっきを3μmほどの厚さが得られるように行い、第2の銅層上にニッケル層を形成したこと以外は、実施例1と同様にして半導体チップ搭載用基板を得た。
電解ニッケルめっき液の組成
硫酸ニッケル   : 240g/L
塩化ニッケル   : 45g/L
ホウ酸      : 30g/L
界面活性剤    : 3ml/L
  (日本高純度化学株式会社製、商品名:ピット防止剤♯62)
サッカリン(光沢剤): 2g/L
pH       : 4
(特性評価)
 得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性、はんだ接続信頼性及びソルダーレジストの接着性について評価した。得られた結果を表1に示す。また、実施例1と同様にして、金層表面へのニッケルの拡散状態を評価した。得られた結果を表2に示す。さらに、ニッケル層及び金層のそれぞれにおけるニッケル及び金の結晶粒径について、実施例1と同様にFIB/SIMにより観察した。得られた結果を図13に示す。さらに、EBSDにより金層と接しているニッケル層の結晶粒径を測定した。得られた結果を表3に示す。
[比較例5]
(半導体チップ搭載用基板の製造)
 実施例1における(1a)~(1f)の工程を行った後、(1g)(電解ニッケルめっき)の工程を行わずに、(1h)~(1j)の工程を行った。
次に、ソルダーレジスト形成後の基板を、めっき活性化処理液であるSA-100(日立化成工業株式会社製、商品名)に、25℃で5分間、浸漬処理し、1分間水洗した。続いて、無電解ニッケルめっき液であるニッケルPS-100(日立化成工業株式会社製、商品名)に、85℃で12分間、浸漬処理し、1分間水洗した。これにより、第2の銅層上に3μmの無電解ニッケルめっき皮膜を形成した。
その後、無電解ニッケルめっき皮膜上に、ストライク電解金めっき液であるアシドストライク(日本高純度化学株式会社、商品名)を用いて、40℃、2A/dmで20秒間、ストライク電解金めっきを行った。さらに、電解金めっき液であるテンペレジスト(日本高純度化学株式会社、商品名)を用いて、70℃、0.3A/dmで4分間、電解金めっきを行った。これにより、半導体チップ搭載用基板を得た。ストライク電解金めっき及び電解金めっきにより形成された金層の膜厚の合計は0.5μmであった。
(特性評価)
 得られた半導体チップ搭載用基板について、実施例1と同様にして、微細配線形成性、ワイヤボンディング性、はんだ接続信頼性及びソルダーレジストの接着性について評価した。得られた結果を表1に示す。また、実施例1と同様にして、金層表面へのニッケルの拡散状態を評価した。得られた結果を表2に示す。さらに、無電解ニッケルめっき皮膜及び金層のそれぞれにおけるニッケル及び金の結晶粒径について、実施例1と同様にFIB/SIMにより観察した。得られた結果を図14に示す。さらに、実施例1と同様に、EBSDにより金層と接している無電解ニッケルめっき皮膜表面の結晶粒径を測定した。得られた結果を表3に示す。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
Figure JPOXMLDOC01-appb-T000003
表1より、実施例1~10によれば、比較例1~5に比して、微細配線としてもブリッジの形成がなく、優れた微細配線形成性が得られるほか、良好なワイヤボンディング性及びはんだ接続信頼性が得られることが確認された。特に、表1及び表2より、金層の表面に銅やニッケルが拡散するにつれて、ワイヤボンディング性が低下することが確認された。さらに、表3より、実施例1、7及び8においては、ニッケル層6の金層8側表面におけるニッケルの結晶粒径が比較的大きくなったことが確認された。
また、図9、10及び11に示すように、実施例1、7及び8において、光沢剤を含有しないか光沢剤の量を抑えた電解ニッケルめっき後、無電解金めっきを行うことにより形成したニッケル層6/金層8は、FIB/SIM観察結果より、ニッケル層6におけるニッケルの結晶粒の粒径が大きく、また金層における金の結晶粒の粒径も大きいことが確認された。そして、実施例1の場合、50時間の熱処理後の金層8中のニッケルの存在量は3.2at%と少なく、ワイヤボンディング性が良好であった。
これに対し、例えば、図12又は14に示すように、比較例1又は5において無電解ニッケルめっき後に無電解金めっきを行っても、無電解金めっき皮膜中のニッケルの粒径が十分に大きくならず、金層における金の粒径も大きくならなかった。そして、比較例5の場合、50時間の熱処理後の金層表面のニッケルの存在量が12.5at%と大きくなり、ワイヤボンディング性が低下した。このように、電解ニッケルめっきにより形成するニッケル層におけるニッケルの粒径が、その上部に形成する金層中の金の粒径に大きく影響し、さらにワイヤボンディング性にも影響を与えることが明らかとなった。
以上のように、本発明の方法によれば、ブリッジが発生することなく、しかもワイヤボンディング性及びはんだ接続信頼性に優れた半導体チップ搭載用基板が得られることが確認された。
 1… 内層板、2…樹脂付き銅箔、3…銅めっき層、4…レジスト(めっきレジスト)、5…第2の銅層、6…ニッケル層、7…ソルダーレジスト、8…金層、9…還元型の金めっき皮膜、11…置換金めっき皮膜、13…金属層、15…絶縁層、21…絶縁層、22…銅箔、30…IVH、32…第1の銅層、50…導体回路、100…内層用基板、102…内層回路、104…内層用ビア、110…積層体、120…積層体。

Claims (14)

  1. 内層回路を表面に有する内層板と、前記内層回路と一部で接続するように絶縁層を隔てて前記内層板上に設けられた第1の銅層と、を有する積層体における前記第1の銅層上に、導体回路となるべき部分を除いてレジストを形成するレジスト形成工程と、
     前記第1の銅層上の前記導体回路となるべき部分に、電解銅めっきにより第2の銅層を形成して、前記第1の銅層及び前記第2の銅層からなる前記導体回路を得る導体回路形成工程と、
     前記導体回路上の少なくとも一部に、電解ニッケルめっきにより、前記導体回路とは反対側の面における結晶粒径の平均値が0.25μm以上であるニッケル層を形成するニッケル層形成工程と、
     前記レジストを除去するレジスト除去工程と、
     前記レジストに覆われていた部分の前記第1の銅層をエッチングにより除去するエッチング工程と、
     前記ニッケル層が形成された前記導体回路上の少なくとも一部に、無電解金めっきにより金層を形成する金層形成工程と、を有する半導体チップ搭載用基板の製造方法。
  2. 前記エッチング工程後、前記金層形成工程前に、前記ニッケル層が形成された前記導体回路の少なくとも一部が露出するように、表面にソルダーレジストを形成するソルダーレジスト形成工程を有する、請求項1記載の半導体チップ搭載用基板の製造方法。
  3. 前記レジスト形成工程において、
     前記内層板上に、樹脂を主成分とする絶縁層と銅箔とが積層された樹脂付き銅箔を、前記絶縁層が前記内層板側に向くようにして積層し、
     前記内層板上に積層された前記樹脂付き銅箔に、前記内層回路の一部が露出するようにバイアホールを形成し、
     前記銅箔及び前記バイアホール内を覆うように無電解銅めっきにより銅めっき層を形成して、前記銅箔及び前記銅めっき層からなり前記内層回路と一部で接続する前記第1の銅層を有する前記積層体を得た後、
     前記積層体における前記第1の銅層上に、前記導体回路となるべき部分を除いて前記レジストを形成する、請求項1又は2記載の半導体チップ搭載用基板の製造方法。
  4. 前記樹脂付き銅箔における前記銅箔の厚みが、5μm以下であることを特徴とする請求項3記載の半導体チップ搭載用基板の製造方法。
  5. 前記レジスト形成工程において、
     内層回路を表面に有する内層板上に、導電性を有しないフィルムを積層して絶縁層を形成し、
     前記内層板上に積層された前記絶縁層に、前記内層回路の一部が露出するようにバイアホールを形成し、
     前記絶縁層及び前記バイアホール内を覆うように無電解銅めっきにより銅めっき層を形成して、前記銅めっき層からなり前記内層回路と一部で接続する前記第1の銅層を有する前記積層体を得た後、
     前記積層体における前記第1の銅層上に、前記導体回路となるべき部分を除いて前記レジストを形成する、請求項1又は2記載の半導体チップ搭載用基板の製造方法。
  6. 前記導体回路形成工程後、前記ニッケル層形成工程前に、前記導体回路の一部が露出するようにして前記レジスト及び前記導体回路を覆う上部レジストを更に形成する上部レジスト形成工程を有し、
     前記ニッケル層形成工程において、前記上部レジストから露出した部分の前記導体回路上に前記ニッケル層を形成し、
     前記レジスト除去工程において、前記レジスト及び前記上部レジストの両方を除去する、請求項1~5のいずれか一項に記載の半導体チップ搭載用基板の製造方法。
  7. 前記ニッケル層形成工程後、前記金層形成工程前に、前記ニッケル層上に、コバルト、パラジウム、白金、金からなる群より選ばれる少なくとも一種の金属からなる金属層を、無電解めっき又は電解めっきにより形成する金属層形成工程を有する、請求項1~6のいずれか一項に記載の半導体チップ搭載用基板の製造方法。
  8. 前記ソルダーレジスト形成工程後、前記金層形成工程前に、前記ソルダーレジストから露出した前記ニッケル層が形成された前記導体回路上に、無電解パラジウムめっきによりパラジウム層を形成する金属層形成工程を有する、請求項2~7のいずれか一項に記載の半導体チップ搭載用基板の製造方法。
  9. 前記金属層形成工程において、前記パラジウム層を、置換パラジウムめっきを行った後、還元型のパラジウムめっきを行うことにより形成する、請求項8記載の半導体チップ搭載用基板の製造方法。
  10. 前記金層形成工程において、前記無電解金めっきを、還元剤を含む無電解金めっき液を用いて行い、前記還元剤として、酸化により水素ガスを発生しないものを用いる、請求項1~9のいずれか一項に記載の半導体チップ搭載用基板の製造方法。
  11. 前記金層形成工程において、前記金層を、置換金めっきを行った後、還元型の金めっきを行うことにより形成する、請求項1~10のいずれか一項に記載の半導体チップ搭載用基板の製造方法。
  12. 前記金層の厚みが、0.005μm以上である、請求項1~11のいずれか一項に記載の半導体チップ搭載用基板の製造方法。
  13. 前記導体回路の少なくとも一部が、はんだ接続用端子又はワイヤボンディング用端子である、請求項1~12のいずれか一項に記載の半導体チップ搭載用基板の製造方法。
  14. 請求項1~13のいずれか一項に記載の半導体チップ搭載用基板の製造方法により得られる、半導体チップ搭載用基板。
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