JPS61177759A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61177759A JPS61177759A JP60018562A JP1856285A JPS61177759A JP S61177759 A JPS61177759 A JP S61177759A JP 60018562 A JP60018562 A JP 60018562A JP 1856285 A JP1856285 A JP 1856285A JP S61177759 A JPS61177759 A JP S61177759A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- outer leads
- semiconductor element
- pins
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置忙関し、特に、大型の半導体素子を
搭載できるプラグインパッケージに関する。
搭載できるプラグインパッケージに関する。
従来のプラグインパッケージは、一般忙、セラミック基
板に、半導体素子（チップ）を搭載できる溝部を溝膜し
、該溝部内にチップを搭載し、セラミック基板の裏面忙
、多数の金属ピンをろう付けし、パッケージ本体から、
垂直方向忙、多数の当該金属ピンよりなるアウターリー
ドを引き出しており、前記チップは当該ピン（アクタ−
リード）の内周よりも内側に搭載してなる。すなわち、
チップの下部にはアクタ−リードは設けられていす、チ
ップの周辺に、アウターリードを配設する構造がとられ
ている。
板に、半導体素子（チップ）を搭載できる溝部を溝膜し
、該溝部内にチップを搭載し、セラミック基板の裏面忙
、多数の金属ピンをろう付けし、パッケージ本体から、
垂直方向忙、多数の当該金属ピンよりなるアウターリー
ドを引き出しており、前記チップは当該ピン（アクタ−
リード）の内周よりも内側に搭載してなる。すなわち、
チップの下部にはアクタ−リードは設けられていす、チ
ップの周辺に、アウターリードを配設する構造がとられ
ている。
このため、溝部の大信さｋより、チップのサイズが限定
され、最内周の対向する二辺のピンの間隔よりも大なる
サイズのチップは搭載すること゛ができなかった。
され、最内周の対向する二辺のピンの間隔よりも大なる
サイズのチップは搭載すること゛ができなかった。
また、大型サイズのチップを搭載したとしてもコネクタ
ワイヤにより、チップのパッケージと金属ピンとの接続
に際し、配線の引きまわしが困難で、特に、最内周のピ
ン間にはコネクタワイヤの本数が多（なりたりして、そ
の配線の引きまわしが困難となる。
ワイヤにより、チップのパッケージと金属ピンとの接続
に際し、配線の引きまわしが困難で、特に、最内周のピ
ン間にはコネクタワイヤの本数が多（なりたりして、そ
の配線の引きまわしが困難となる。
さらに、従来のビラゲインパッケージにあっては、前記
のごとく、チップを溝部に搭載し、その周辺下ｍにピン
を垂設するので、多ピン化の要請にも限度があり、大チ
ップを搭載すると、その周辺のピン配設部が拡大し、パ
ッケージも大型化せざるを得す、小型パッケージの実現
は不可能であつた０ なお、プラグインパッケージの高密一度実装技術につい
て詳しく述べている例には日刊工業新聞社発行「を子技
術」第２３巻第９号Ｐ５２〜５３がある。
のごとく、チップを溝部に搭載し、その周辺下ｍにピン
を垂設するので、多ピン化の要請にも限度があり、大チ
ップを搭載すると、その周辺のピン配設部が拡大し、パ
ッケージも大型化せざるを得す、小型パッケージの実現
は不可能であつた０ なお、プラグインパッケージの高密一度実装技術につい
て詳しく述べている例には日刊工業新聞社発行「を子技
術」第２３巻第９号Ｐ５２〜５３がある。
本発明の目的は、大チップ搭載可能としたプラグインパ
ッケージを提供することを目的とする。
ッケージを提供することを目的とする。
本発明の他の目的はビン数の増加したプラグインパッケ
ージを提供することを目的とする。
ージを提供することを目的とする。
本発明のさらに他の目的は配線の引き回しが容易なプラ
グインパッケージを提供することを目的とする。
グインパッケージを提供することを目的とする。
本発明のさらに他の目的はパッケージサイズの小型化を
目的とする。
目的とする。
本発明の前記ならびＫそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明では、チップの下部にもアクタ−リー
ドを垂直に出した構成、換言すれば、アウターリードを
全面に設け、その上部にチップを搭載する構成としたの
、で、チップは大なるサイズのものが搭載でき、ピン数
も増加でき、配線引きまわしも容易となり、かつ、パッ
ケージサイズも小型化可能となる。
ドを垂直に出した構成、換言すれば、アウターリードを
全面に設け、その上部にチップを搭載する構成としたの
、で、チップは大なるサイズのものが搭載でき、ピン数
も増加でき、配線引きまわしも容易となり、かつ、パッ
ケージサイズも小型化可能となる。
次に、本発明の実施例を図面に基づき説明する。
第１図に示すように、ペース（基板）１の上に接着材料
２！／ｃより半導体素子（チップ）３を固着する。
２！／ｃより半導体素子（チップ）３を固着する。
ペースｌは例えばガラスエポキシ基板により構成される
。接着材料２には、後述するシリコーン系ゲル（以下Ｓ
１系ゲルという）を使用することが好ましい。
。接着材料２には、後述するシリコーン系ゲル（以下Ｓ
１系ゲルという）を使用することが好ましい。
半導体素子３は例えばシリコン単結晶基板から成り、周
知の技術によってこのチップ内には多数の回路素子が形
成され、１つの回路機能を与えている。回路素子は、例
えば０ＭＯ８から成り、これらの回路素子によって、例
えば論理回路やメモ。
知の技術によってこのチップ内には多数の回路素子が形
成され、１つの回路機能を与えている。回路素子は、例
えば０ＭＯ８から成り、これらの回路素子によって、例
えば論理回路やメモ。
すの回路機能が形成されている。
基板１には第１図および第２図に示すようにその垂直方
向に多数のアウターリード４が立設されている。
向に多数のアウターリード４が立設されている。
本発明では、これら図に示すように、アウターリード４
は半導体素子３の下部にも立設されている。パッケージ
本体５の基板１の裏面から基盤目状に一定のピッチで、
金属ビンよりなるアウターリード４が全面にわたって突
出しており、第２図に示すようＫ、最内周の金属ビン４
の対向するピン間間隔囚よりも大なる半導体素子３を搭
載している。
は半導体素子３の下部にも立設されている。パッケージ
本体５の基板１の裏面から基盤目状に一定のピッチで、
金属ビンよりなるアウターリード４が全面にわたって突
出しており、第２図に示すようＫ、最内周の金属ビン４
の対向するピン間間隔囚よりも大なる半導体素子３を搭
載している。
ペースｌには、第１図にはメタ２イズ層（配線層）６が
メッキ、蒸着などｋより設けられており、このメタライ
ズ層６と半導体素子３のパッド（図示せず）とを、コネ
クタワイヤ７忙より、第１図に示すように、超音波ボン
ディングなどの方法によりボンディングし、上記メタラ
イズ層６と、アクタ−リード４とを、ベースＩＫ穿設さ
れたスルホールな介して電気的に接続している。
メッキ、蒸着などｋより設けられており、このメタライ
ズ層６と半導体素子３のパッド（図示せず）とを、コネ
クタワイヤ７忙より、第１図に示すように、超音波ボン
ディングなどの方法によりボンディングし、上記メタラ
イズ層６と、アクタ−リード４とを、ベースＩＫ穿設さ
れたスルホールな介して電気的に接続している。
アクタ−リード４は、ベースＩＫ融点の高い半田により
、牛田付される。
、牛田付される。
上記メタライズ層６は、例えばＡ！より構成される。コ
ネクタワイヤ７には、例えばＡ！細線が使用される。
ネクタワイヤ７には、例えばＡ！細線が使用される。
ペースｌ上に、ダム８を前記接着材料２と同様の接合材
料により、接合し、このダム８により区画されたエリア
内にＳｉ系ゲル材料をポツティングし、加熱硬化させ、
得られたＳｉ系ゲル９により、半導体素子３とコネクタ
ワイヤボンディング部などを被覆する。
料により、接合し、このダム８により区画されたエリア
内にＳｉ系ゲル材料をポツティングし、加熱硬化させ、
得られたＳｉ系ゲル９により、半導体素子３とコネクタ
ワイヤボンディング部などを被覆する。
ゲル９には、従来エレクトロニクス材料あるいはオプテ
ィカルファイバー用シリコーンコーディング剤として市
販されていたものを使用でき、例えばＩＣメモリーのン
フトエラ一対策用として用いられていたものを用いるこ
とかできる。
ィカルファイバー用シリコーンコーディング剤として市
販されていたものを使用でき、例えばＩＣメモリーのン
フトエラ一対策用として用いられていたものを用いるこ
とかできる。
このゲル材料はリキッド状であり、１液タイプ。
２液タイプがあり、例えば主剤と硬化剤とから成る２液
タイプの場合、これらを混合すると反応硬化（架橋）し
、硬化物を得る。
タイプの場合、これらを混合すると反応硬化（架橋）し
、硬化物を得る。
硬化システムとしては次の反応式で示すよう忙、縮合型
、付加型、紫外線硬化型がある。
、付加型、紫外線硬化型がある。
縮合型
ｃａｔ、； ５ｎ−Ｔｉ系触媒
Ｒ；例えばアルキル基
（以下同じ）
付加型
紫外線硬化型
Ｈ１ＯＲ
硬化物を得るに、加熱（ベーク）するとゴム化が進む。
本発明に使用されるシリコーン系ゲルはシリコーンゴム
と異なり架橋密度の低いものである。−穀圧、封止材料
として使用されているシリコーン系樹脂とも異なる。
と異なり架橋密度の低いものである。−穀圧、封止材料
として使用されているシリコーン系樹脂とも異なる。
シリ；−ン系ゲルよりも架橋密度の低いものとしてシリ
コーン系オイルがある。
コーン系オイルがある。
架橋密度は一般に針入度計を用いて測定され、それに使
用される針についてはＡＳＴＭＤ１３２１に規格がある
。
用される針についてはＡＳＴＭＤ１３２１に規格がある
。
針入度からみて、一般にゲルは４〜２０露の範囲、オイ
ルは２０■以上であり、ゲルの硬化反応の促進によりゴ
ム化が起こり、シリコーンゴムと称されているものは一
般に針入度４ｗｔ以下である。
ルは２０■以上であり、ゲルの硬化反応の促進によりゴ
ム化が起こり、シリコーンゴムと称されているものは一
般に針入度４ｗｔ以下である。
本発明化使用されるシリコーン系ゲル９は柔軟であり、
このシリコ−／系ゲルの硬化によりても、ワイヤの破断
などが起こらない。また、耐湿性が極めて良好である。
このシリコ−／系ゲルの硬化によりても、ワイヤの破断
などが起こらない。また、耐湿性が極めて良好である。
このシリコーン系ゲルの具体例としては、例えば信越化
学工業社製ＫＪＲ９０１０、Ｘ−３５−１００、東しシ
リコーン社製ＪＣＲ６１１０などがある。
学工業社製ＫＪＲ９０１０、Ｘ−３５−１００、東しシ
リコーン社製ＪＣＲ６１１０などがある。
上記Ｘ−３５−１００（Ａ（主剤）、Ｂ（硬化剤）２液
タイプ、針入度１００〕の硬化反応機構は白金付加盟で
、２液低温高温用ゲル℃−７５〜２５０℃の温度範囲で
使用できる。
タイプ、針入度１００〕の硬化反応機構は白金付加盟で
、２液低温高温用ゲル℃−７５〜２５０℃の温度範囲で
使用できる。
このゲルの形成材料は前記のごとくリキッド状であり、
ボッティングにより、半導体素子３などをコートするに
、そのボッティングの際の流れ止めのために、第１図に
示すように、配線基板１の上面に前記のごとく接合材料
を使用し、ダム８を取付ける。このダム８は例えばガラ
スエポキシ又はゴムにより構成される。
ボッティングにより、半導体素子３などをコートするに
、そのボッティングの際の流れ止めのために、第１図に
示すように、配線基板１の上面に前記のごとく接合材料
を使用し、ダム８を取付ける。このダム８は例えばガラ
スエポキシ又はゴムにより構成される。
前記のごとく、シリコーン系ゲル９は柔軟であり、半導
体素子３などを機械的に保護するために、第１図に示す
ように、キャップ１０をダム８上に取付ける。このキャ
ップ１０は例えばガラスエポキシにより構成される。こ
のキャップ９のダム８への取付けには、前記接着材料２
と同様の組成内容の接着材料により取付けるとよい。
体素子３などを機械的に保護するために、第１図に示す
ように、キャップ１０をダム８上に取付ける。このキャ
ップ１０は例えばガラスエポキシにより構成される。こ
のキャップ９のダム８への取付けには、前記接着材料２
と同様の組成内容の接着材料により取付けるとよい。
第３図は、本発明におけるワイヤボンディングおよびピ
ン間の配線の要部平面図で、′に３図に示すよう釦、半
導体素子３のポンディングパッド１１とメタライズ層９
とを；ネクタヮイヤ７によりボンディングするが、本発
明では配線基板ｌのメタライズ層（配線）９をボンディ
ングリードとして利用すると、ピン間に引きまわすコネ
クタワイヤの本数が少なくでき、その配線が楽になる。
ン間の配線の要部平面図で、′に３図に示すよう釦、半
導体素子３のポンディングパッド１１とメタライズ層９
とを；ネクタヮイヤ７によりボンディングするが、本発
明では配線基板ｌのメタライズ層（配線）９をボンディ
ングリードとして利用すると、ピン間に引きまわすコネ
クタワイヤの本数が少なくでき、その配線が楽になる。
（１） アクタ−リードを、従来のごとく、チップの
周辺下部忙垂設するという制限を取り払い、全面に一定
のピッチで基盤目状に配列し、それらアウターリードの
上部にチップを搭載するようにしたので、チップは大き
なサイズであっても搭載可能である。
周辺下部忙垂設するという制限を取り払い、全面に一定
のピッチで基盤目状に配列し、それらアウターリードの
上部にチップを搭載するようにしたので、チップは大き
なサイズであっても搭載可能である。
すなわち、アクタ−リードの配列された内部にチップを
搭載するようｋしていたので、チップの大きさは、アウ
ターリードの最内周の対向するビン間隔よりも越えるこ
とはできず、そのビン間隔により制限され、大チップを
搭載することはできない本発明によれば大きなサイズの
チップの搭載が可能となる。
搭載するようｋしていたので、チップの大きさは、アウ
ターリードの最内周の対向するビン間隔よりも越えるこ
とはできず、そのビン間隔により制限され、大チップを
搭載することはできない本発明によれば大きなサイズの
チップの搭載が可能となる。
（２）上記のようにアウターリードをペース全面にわた
り多数垂設しているので、多ピン化が可能である。
り多数垂設しているので、多ピン化が可能である。
すなわち、チップの周辺下部にアウターリードを垂設す
るので、その周辺の狭いエリア内にアウターリードを配
列することになり、アクタ−リードの数は然ずと制限さ
れるが、本発明はかかる制限なく、多数のアウターリー
ドをパッケージ本体から垂直に出すことができる。
るので、その周辺の狭いエリア内にアウターリードを配
列することになり、アクタ−リードの数は然ずと制限さ
れるが、本発明はかかる制限なく、多数のアウターリー
ドをパッケージ本体から垂直に出すことができる。
（３）大チップ化に伴ない、ピン間のコネクタワイヤの
本数を低減でき、ピン間の配線が容易となる。
本数を低減でき、ピン間の配線が容易となる。
その際ペース（配線基板）のメタライズ層をボンディン
グリードとして使用することＫより、一層ビン間配線が
容易となる・ （４）チップサイズを大きくしたら、アウターリードの
配列に要するエリアもそれに伴ない拡大し・なければな
らなかったが、チップサイズを大ぎくしても、アクタ−
リードの配列に要するエリアな拡大する必要がなく、し
たがって、パッケージサイズを小さくすることができ、
従来と同一サイズのパッケージでも、収納されるチップ
は大なるものとすることができる。
グリードとして使用することＫより、一層ビン間配線が
容易となる・ （４）チップサイズを大きくしたら、アウターリードの
配列に要するエリアもそれに伴ない拡大し・なければな
らなかったが、チップサイズを大ぎくしても、アクタ−
リードの配列に要するエリアな拡大する必要がなく、し
たがって、パッケージサイズを小さくすることができ、
従来と同一サイズのパッケージでも、収納されるチップ
は大なるものとすることができる。
＜５）Ｓｔゲルによりチップなどを禎覆するよ５にした
ので、耐湿性が良好で、また、当該ゲルは柔軟であるの
で、ワイヤ破断などを起こさず、また、ペースにガラス
エポキシ基板を使用すること忙よりチップとの熱膨張係
数もマツチさせることができ、かつ、プラスチック化が
可能であるので、高信頼性で、低コストのものが得られ
る。
ので、耐湿性が良好で、また、当該ゲルは柔軟であるの
で、ワイヤ破断などを起こさず、また、ペースにガラス
エポキシ基板を使用すること忙よりチップとの熱膨張係
数もマツチさせることができ、かつ、プラスチック化が
可能であるので、高信頼性で、低コストのものが得られ
る。
以上本発明者によってなされた発明を実施例にもとづき
異体的に説明したが、本発明は上記実施例忙限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
異体的に説明したが、本発明は上記実施例忙限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
以上の説明では主として本発明者忙よりてなされた発明
をプラグインパッケージに適用した例を示したが、他の
パッケージなどくも適用できる。
をプラグインパッケージに適用した例を示したが、他の
パッケージなどくも適用できる。
第１図は本発明の実施例を示す断面図、ｔｓ２図は本発
明の実施例を示す底面図、第３図は本発明の実施例を示
す要部平面図である。 １・・・ペース（配線基板）、２・・・接着材料、３・
・・半導体素子、４・・・アウターリード、５・・・ノ
くツケージ本体、６・・・メタライズ層、７・・・コネ
クタワイヤ、８・・・ダム、９・・・シリコーン系ケル
、１０・・・キャップ、１１・・・パッド。 第 １ 図 第 ２ 図
明の実施例を示す底面図、第３図は本発明の実施例を示
す要部平面図である。 １・・・ペース（配線基板）、２・・・接着材料、３・
・・半導体素子、４・・・アウターリード、５・・・ノ
くツケージ本体、６・・・メタライズ層、７・・・コネ
クタワイヤ、８・・・ダム、９・・・シリコーン系ケル
、１０・・・キャップ、１１・・・パッド。 第 １ 図 第 ２ 図
Claims (1)
- １、パッケージより、アウターリードを垂直に出した半
導体装置であって、前記パッケージ本体内の半導体素子
の下部にも前記アウターリードを有して成ることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60018562A JPS61177759A (ja) | 1985-02-04 | 1985-02-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60018562A JPS61177759A (ja) | 1985-02-04 | 1985-02-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61177759A true JPS61177759A (ja) | 1986-08-09 |
| JPH051619B2 JPH051619B2 (ja) | 1993-01-08 |
Family
ID=11975059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60018562A Granted JPS61177759A (ja) | 1985-02-04 | 1985-02-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61177759A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4907471A (en) * | 1987-12-04 | 1990-03-13 | Nissan Motor Co., Ltd. | V-belt type continuously variable transmission |
| JPH05109922A (ja) * | 1991-10-21 | 1993-04-30 | Nec Corp | 半導体装置 |
| US7187072B2 (en) | 1994-03-18 | 2007-03-06 | Hitachi Chemical Company, Ltd. | Fabrication process of semiconductor package and semiconductor package |
| US7531894B2 (en) | 1994-12-29 | 2009-05-12 | Tessera, Inc. | Method of electrically connecting a microelectronic component |
| US9137903B2 (en) | 2010-12-21 | 2015-09-15 | Tessera, Inc. | Semiconductor chip assembly and method for making same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4857579A (ja) * | 1971-11-18 | 1973-08-13 | ||
| JPS55122358U (ja) * | 1979-02-23 | 1980-08-30 | ||
| JPS57159053A (en) * | 1981-03-26 | 1982-10-01 | Toshiba Corp | Multitip package |
-
1985
- 1985-02-04 JP JP60018562A patent/JPS61177759A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4857579A (ja) * | 1971-11-18 | 1973-08-13 | ||
| JPS55122358U (ja) * | 1979-02-23 | 1980-08-30 | ||
| JPS57159053A (en) * | 1981-03-26 | 1982-10-01 | Toshiba Corp | Multitip package |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4907471A (en) * | 1987-12-04 | 1990-03-13 | Nissan Motor Co., Ltd. | V-belt type continuously variable transmission |
| JPH05109922A (ja) * | 1991-10-21 | 1993-04-30 | Nec Corp | 半導体装置 |
| US7187072B2 (en) | 1994-03-18 | 2007-03-06 | Hitachi Chemical Company, Ltd. | Fabrication process of semiconductor package and semiconductor package |
| US7531894B2 (en) | 1994-12-29 | 2009-05-12 | Tessera, Inc. | Method of electrically connecting a microelectronic component |
| US9137903B2 (en) | 2010-12-21 | 2015-09-15 | Tessera, Inc. | Semiconductor chip assembly and method for making same |
| US9716075B2 (en) | 2010-12-21 | 2017-07-25 | Tessera, Inc. | Semiconductor chip assembly and method for making same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH051619B2 (ja) | 1993-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3168253B2 (ja) | プラスチック枠部材で囲んだ柔軟性材料で電子デバイスを封入したパッケージ | |
| US6057597A (en) | Semiconductor package with pre-fabricated cover | |
| US5438216A (en) | Light erasable multichip module | |
| US5473512A (en) | Electronic device package having electronic device boonded, at a localized region thereof, to circuit board | |
| TWI272705B (en) | Heat spreader and package structure utilizing the same | |
| JPH08250653A (ja) | マルチチップモジュールパッケージ | |
| US20090310322A1 (en) | Semiconductor Package | |
| US5877478A (en) | Semiconductor device and method of manufacturing the same | |
| JPS61177759A (ja) | 半導体装置 | |
| JP3065753B2 (ja) | 半導体集積回路ベアチップの樹脂封止方法、半導体装置 | |
| US20020190366A1 (en) | Micro BGA package | |
| JP2797598B2 (ja) | 混成集積回路基板 | |
| JPS62249458A (ja) | 半導体装置 | |
| JPS62274755A (ja) | 半導体装置 | |
| JPS6269537A (ja) | 半導体装置 | |
| JPS62123743A (ja) | 半導体装置 | |
| JPS6129158A (ja) | 半導体装置 | |
| JPS6379330A (ja) | 半導体装置 | |
| JPS62281434A (ja) | チツプキヤリアパツケ−ジ | |
| JPS63107151A (ja) | ピングリツトアレイプラスチツクパツケ−ジ | |
| JPS62276862A (ja) | 半導体装置 | |
| JPS5837694B2 (ja) | 半導体装置 | |
| JPS62194653A (ja) | 半導体装置 | |
| JPH0739244Y2 (ja) | 混成集積回路装置 | |
| JPS62298139A (ja) | 半導体装置 |