JPS6269537A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6269537A JPS6269537A JP20866085A JP20866085A JPS6269537A JP S6269537 A JPS6269537 A JP S6269537A JP 20866085 A JP20866085 A JP 20866085A JP 20866085 A JP20866085 A JP 20866085A JP S6269537 A JPS6269537 A JP S6269537A
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- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置に関し、特に、プリント基板を使用
したマルチチップモジュールにおける、当該プリント基
板からの半導体素子への応力を緩和する技術に関する。
したマルチチップモジュールにおける、当該プリント基
板からの半導体素子への応力を緩和する技術に関する。
従来のマルチチップモジュールにおいては、基板上に複
数個の半導体素子（チップ）を搭載し、各チップ毎にワ
イヤボンディングを行なう方法が一般的であったがこれ
では基板への配線の引きまわしが傾線化するなどという
難点があった。
数個の半導体素子（チップ）を搭載し、各チップ毎にワ
イヤボンディングを行なう方法が一般的であったがこれ
では基板への配線の引きまわしが傾線化するなどという
難点があった。
これに対し、本出願人は、先に、半導体素子をその突起
電極により配線基板に固着し、この配線基板をペースに
ペレット付し、該配線基板とペースとをワイヤボンディ
ングすることにより、配線の引きまわしが容易であるな
どの利点を有する、いわゆるＳｉ ｏｎ Ｓｉ方式
のマルチテップモジュールを提案した。この場合、当該
ペースとしてプリント基板を使用できれば、コストの低
減された半導体装置を得ることができる。しかるに、プ
リント基板を使用した場合、そりが生ずるとそのそりの
影響が上記素子と配線基板とを接合している突起電極例
えばｃｃＢ（コンドロールド・コラップス・ボンディン
グ）電極部に影響を及ぼし、該電極部が破断することか
ある。
電極により配線基板に固着し、この配線基板をペースに
ペレット付し、該配線基板とペースとをワイヤボンディ
ングすることにより、配線の引きまわしが容易であるな
どの利点を有する、いわゆるＳｉ ｏｎ Ｓｉ方式
のマルチテップモジュールを提案した。この場合、当該
ペースとしてプリント基板を使用できれば、コストの低
減された半導体装置を得ることができる。しかるに、プ
リント基板を使用した場合、そりが生ずるとそのそりの
影響が上記素子と配線基板とを接合している突起電極例
えばｃｃＢ（コンドロールド・コラップス・ボンディン
グ）電極部に影響を及ぼし、該電極部が破断することか
ある。
当該ペレット付に際しては、かかるペースの応力を緩加
するために、半導体素子や配線基板の材質と合せてＳｉ
系ゴムなどのＳｉ系接着剤を使用したり、あるいは、該
接着剤を厚（塗布したりしているが、充分なる応力緩和
をはだすことができないことがある。
するために、半導体素子や配線基板の材質と合せてＳｉ
系ゴムなどのＳｉ系接着剤を使用したり、あるいは、該
接着剤を厚（塗布したりしているが、充分なる応力緩和
をはだすことができないことがある。
なお、５ｉｏｎＳｉ 方式によるモジュールについて
記載した文献の例として、日経マグロウヒル社発行「日
経エレクトロニクスＪ １９８４年１１月号がある。
記載した文献の例として、日経マグロウヒル社発行「日
経エレクトロニクスＪ １９８４年１１月号がある。
本発明の目的は、かかる状況下にｆｌｉｌｏ、ベースの
そりが半導体素子と配線基板との接合部に影響しない構
造を有する半導体装置を提供することにある。
そりが半導体素子と配線基板との接合部に影響しない構
造を有する半導体装置を提供することにある。
本発明の他の目的は一ベースにプリント基板を使用でき
るマルチチップモジュールを提供することにある。
るマルチチップモジュールを提供することにある。
本発明のさらに他の目的はコストの低減された半導体装
置を提供することにある。
置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあぎらかになるであ
ろう。
本明細書の記述および添付図面からあぎらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明では、ベースとしてのプリント基板に
キャビティ孔を明け、線孔に、半導体素子を固着した配
線基板を、コネクタワイヤなどで宙吊にし、シリコーン
系ゲルにより当該素子な被包して、ベースに応力が加わ
っても当該素子への影響を低減するようにした。
キャビティ孔を明け、線孔に、半導体素子を固着した配
線基板を、コネクタワイヤなどで宙吊にし、シリコーン
系ゲルにより当該素子な被包して、ベースに応力が加わ
っても当該素子への影響を低減するようにした。
これにより素子接合部の破断が防止され、ベースとして
プリント基板を使用できるのでコストｖ低減することに
成功した。
プリント基板を使用できるのでコストｖ低減することに
成功した。
次に、本発明を図面に示す実施例に基づいて説明する。
ＷＪ１図は本発明による半導体装置の一例の断面図、第
２図〜第４図は本発明における製造工程の断面図である
。
２図〜第４図は本発明における製造工程の断面図である
。
プリント基板ｌに貫通孔（キャビティ孔）２を孔設する
。該貫通孔２位置に、第２図に示すように、半導体素子
３をその突起電極４により固着した配線基板５を、コネ
クタワイヤ６により宙吊する。
。該貫通孔２位置に、第２図に示すように、半導体素子
３をその突起電極４により固着した配線基板５を、コネ
クタワイヤ６により宙吊する。
第３図に示すように、プリント基板１の裏面に、平板７
を接合材料８により貼着する。
を接合材料８により貼着する。
第４図に示すように、半導体素子３やコネクタワイヤ６
や配線基板５全体を被覆しつつ、当該キャビティ孔２に
シリコーン系ゲル９を充填する。
や配線基板５全体を被覆しつつ、当該キャビティ孔２に
シリコーン系ゲル９を充填する。
プリント基板１には第２図〜第４図では図示していない
が、第１図に示すように、その下方向に多数のリードビ
ン１０が立設されている。
が、第１図に示すように、その下方向に多数のリードビ
ン１０が立設されている。
半導体素子３内の内部配線は、突起電極４．配線基板５
上の配線、コネクタワイヤ６、プリント基板１上の配線
、そして、リードピン１０を経由して外部に導出される
。
上の配線、コネクタワイヤ６、プリント基板１上の配線
、そして、リードピン１０を経由して外部に導出される
。
第４図では図示していないが、第１図に示すように、シ
リコーン系ゲルの流れ止め用のダム１１を構築し、該ダ
ムｌｌ上に、接合材料１２により、キャップ１３を取付
ける。
リコーン系ゲルの流れ止め用のダム１１を構築し、該ダ
ムｌｌ上に、接合材料１２により、キャップ１３を取付
ける。
半導体素子３は当該シリコーン系ゲル９により封止され
る。
る。
キャップ１３は、シリコーン系ゲル９が柔軟なため、半
導体素子３が機械的損傷を受けることがあり、これを紡
ぐために取付ける。
導体素子３が機械的損傷を受けることがあり、これを紡
ぐために取付ける。
プリント基板ｌには公知の各種印刷配線基板が使用でき
、例えば、両面又は多層銅貼積層板が使用できる。
、例えば、両面又は多層銅貼積層板が使用できる。
半導体素子３は、例えばシリコン単結晶基板から成り、
周知の技術によってこのチップ内には多数の回路素子が
形成され、１つの回路機能が与えられている。回路素子
の具体例は、例えばＭＯＳトランジスタから成り、これ
らの回路素子によって例えばメモリや論理回路の回路機
能が形成されている。
周知の技術によってこのチップ内には多数の回路素子が
形成され、１つの回路機能が与えられている。回路素子
の具体例は、例えばＭＯＳトランジスタから成り、これ
らの回路素子によって例えばメモリや論理回路の回路機
能が形成されている。
配線基板５は、例えば、Ｓｉ系半導体素子と同様のシリ
コーン単結晶基板より成り、シリコーンウェハに必要な
配線が形成されて成るものが例示される。
コーン単結晶基板より成り、シリコーンウェハに必要な
配線が形成されて成るものが例示される。
Ｓｉ系配線基板５上に、その突起電極４により半導体素
子３を多数例えば６個搭載する。これは、該素子３のポ
ンディングパッドにバンプを取付はセル７アラインの当
該配線基板５に接合するいわゆるＣＣ１３（コンドロー
ルド・コラップス・ボンディング）技術により固着する
。
子３を多数例えば６個搭載する。これは、該素子３のポ
ンディングパッドにバンプを取付はセル７アラインの当
該配線基板５に接合するいわゆるＣＣ１３（コンドロー
ルド・コラップス・ボンディング）技術により固着する
。
突起電極４は、例えば、Ａｎ電極上に、Ｃｒ−Ｃｕ −
Ａ ｕの多層バリア金属より成る下地電極を形成し、そ
の上にＳ ｎ −ｐ ｂ （半田）を用いて半球状のバ
ンプを形成することにより構成される。
Ａ ｕの多層バリア金属より成る下地電極を形成し、そ
の上にＳ ｎ −ｐ ｂ （半田）を用いて半球状のバ
ンプを形成することにより構成される。
コネクタワイヤ６は、例えばＡμ細線より成る。
平板７は、例えばアルミニウム板（箔）やガラスエポキ
シ基板より構成される。当該アルミニウム板はアルマイ
ト処理を施しておくことが好まし〜１０ 接合材料８，１２には、例えばＳ［系接着剤が使用され
る。
シ基板より構成される。当該アルミニウム板はアルマイ
ト処理を施しておくことが好まし〜１０ 接合材料８，１２には、例えばＳ［系接着剤が使用され
る。
本発明に使用されるシリコーン系ゲル９としては、従来
エレクトロニクスあるいはオプティカルファイバー用シ
リコーンコーディング剤として市販されていたものを使
用でき、例えばシリコーンゲルはＩＣメモリーのン７ト
エラ一対策用として用いられていた。
エレクトロニクスあるいはオプティカルファイバー用シ
リコーンコーディング剤として市販されていたものを使
用でき、例えばシリコーンゲルはＩＣメモリーのン７ト
エラ一対策用として用いられていた。
本発明はこれを封止材料として使用せんとするものであ
る。
る。
ゲルは、その加熱硬化前は、リキッド状であり、１液タ
イプ、２液タイプがあり、例えば主剤と硬化剤とから２
液タイプの場合、これらを混合すると反応硬化（架橋反
応）し、硬化物を得る。
イプ、２液タイプがあり、例えば主剤と硬化剤とから２
液タイプの場合、これらを混合すると反応硬化（架橋反
応）し、硬化物を得る。
硬化システムとしては次の反応式で示す様に、縮合型、
付加型、紫外線硬化型がある。
付加型、紫外線硬化型がある。
給金型
Ｃａｔ：５ｎ−Ｔｉ系触媒
Ｒ：例えば
アルキル基（以下同じ）
付加型
紫外線硬化型
一８’ｉ−ＣＨ＝ＣＨ，＋ｃｎ１Ｓ’ｉ−＋ ・ｏＲ
→−８ｉ−ＣＨＣＨ，−８ｉ−＋ＨＯＲ＋副生物ＣＨ，
ｏＲ 硬化物を得るに、加熱（ベーク）するとゴム化が進む。
→−８ｉ−ＣＨＣＨ，−８ｉ−＋ＨＯＲ＋副生物ＣＨ，
ｏＲ 硬化物を得るに、加熱（ベーク）するとゴム化が進む。
本発明に使用されるシリコーン系ゲルはシリコーンゴム
やシリコーンオイルと異なり架橋密度の低いものである
。
やシリコーンオイルと異なり架橋密度の低いものである
。
例えば架橋密度の大小からみるとゴムが架橋密度が一番
大で、その下がゲル、さらに、その下がオイルというこ
とになる。
大で、その下がゲル、さらに、その下がオイルというこ
とになる。
架橋密度は一般に針入度計な用いて測定され、針入度計
についてはＪＩＳＫ２８０８に規定され、それに使用さ
れる針についてはＡＳＴＭＤ１３２１に規格がある。
についてはＪＩＳＫ２８０８に規定され、それに使用さ
れる針についてはＡＳＴＭＤ１３２１に規格がある。
針入度からみて、一般に、ゲルは４０〜２００ｍｍの範
囲、オイルは４０ｍｍ以下であり、ゲルの硬化反応の促
進によりゴム化が起こり、ゴムと称されているものは一
般に針入度２００ｍｍ以上である。
囲、オイルは４０ｍｍ以下であり、ゲルの硬化反応の促
進によりゴム化が起こり、ゴムと称されているものは一
般に針入度２００ｍｍ以上である。
本発明に使用されるシリコーン系ゲルには前記の如く、
市販のものが使用され、例えば信越化学工業社製ＫＪＲ
９０１０、Ｘ−３５−１００東レシリコーン社製ＪＣ１
６１１０などが使用できる。
市販のものが使用され、例えば信越化学工業社製ＫＪＲ
９０１０、Ｘ−３５−１００東レシリコーン社製ＪＣ１
６１１０などが使用できる。
上記Ｘ−３５−１００ＣＡ（主剤）、Ｂ（硬化剤）２液
タイプ、針入度１００〕の硬化反応機構は白金付加型で
、２液低温高温用ゲルで一７５〜２５０℃の温度範囲で
使用できる。
タイプ、針入度１００〕の硬化反応機構は白金付加型で
、２液低温高温用ゲルで一７５〜２５０℃の温度範囲で
使用できる。
（１１本発明によれば、半導体素子などがシリコーン系
ゲル中に浮遊した状態にあり、また、コネクタワイヤは
伸縮するので、プリント基板に応力がかかりそれにそり
が生じてもその影響が、半導体素子と配線基板とのＣＣ
Ｂ接合部に及ばず、したがって、当該接合部の破断を防
止できる。
ゲル中に浮遊した状態にあり、また、コネクタワイヤは
伸縮するので、プリント基板に応力がかかりそれにそり
が生じてもその影響が、半導体素子と配線基板とのＣＣ
Ｂ接合部に及ばず、したがって、当該接合部の破断を防
止できる。
（２ｊシたがって、プリント基板のそりによる影響が排
除されるので、ベースとして、プリント基板を使用でき
、コストの低減した半導体装置を得ることができた。
除されるので、ベースとして、プリント基板を使用でき
、コストの低減した半導体装置を得ることができた。
（３）本発明によれば、シリコーン系ゲルで封止してい
るので、耐湿性に優れた半導体装置を得ることが可能で
ある。すなわち、当該ゲル材料はその硬化により架橋（
網状）ｍ造を形成し、この架橋構造の形成により、水分
子は透過させるが、素子Ａｊｌ腐食の因となる水膜の形
成を阻止でき、非常に、半導体装置の耐湿性を向上せし
めることができる。
るので、耐湿性に優れた半導体装置を得ることが可能で
ある。すなわち、当該ゲル材料はその硬化により架橋（
網状）ｍ造を形成し、この架橋構造の形成により、水分
子は透過させるが、素子Ａｊｌ腐食の因となる水膜の形
成を阻止でき、非常に、半導体装置の耐湿性を向上せし
めることができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば前記実施例では複数個の半導体素子を搭載する例
を示したが、−個を搭載するたともできる。
を示したが、−個を搭載するたともできる。
また、コネクタワイヤに代えてテープキャリアのフィン
ガーリードな使用してもよい。
ガーリードな使用してもよい。
本発明は前記実施例で示したビングリッドアレイタイプ
のパッケージの他各糧の半導体パッケージにも適用でき
る。
のパッケージの他各糧の半導体パッケージにも適用でき
る。
第１図は本発明半導体装置の一例を示す要部断面図、
第２図、第３図、第４図はそれぞれ本発明の製造工８を
示す断面図で、第２図は宙吊工程、第３図は平板貼着工
程、第４図はシリコーンゲル充填工程である。 １・・・プリント基板、２・・・貫通孔、３・・・半導
体素子、４・・・突起電極、５・・・配線基板、６・・
・コネクタワイヤ、７・・・平板、８・・・接合材料、
９・・・シリコーン系ゲル、１０・・・リードビン、１
１・・・ダム、１２・・・接合材料、１３・・・キャッ
プ。
示す断面図で、第２図は宙吊工程、第３図は平板貼着工
程、第４図はシリコーンゲル充填工程である。 １・・・プリント基板、２・・・貫通孔、３・・・半導
体素子、４・・・突起電極、５・・・配線基板、６・・
・コネクタワイヤ、７・・・平板、８・・・接合材料、
９・・・シリコーン系ゲル、１０・・・リードビン、１
１・・・ダム、１２・・・接合材料、１３・・・キャッ
プ。
Claims (1)
- 【特許請求の範囲】 １、プリント基板に貫通孔を設け、該孔の部分に、その
突起電極により配線基板に固着された半導体素子を、コ
ネクタワイヤ又はフィンガーリードにより宙吊し、前記
プリント基板の裏面に平板を貼着して前記貫通孔を閉じ
、前記貫通孔内にシリコーン系ゲルを充填することによ
って当該素子を被覆して成ることを特徴とする半導体装
置。 ２、プリント基板にリードピンが立設されて成る、特許
請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20866085A JPS6269537A (ja) | 1985-09-24 | 1985-09-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20866085A JPS6269537A (ja) | 1985-09-24 | 1985-09-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6269537A true JPS6269537A (ja) | 1987-03-30 |
Family
ID=16559934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20866085A Pending JPS6269537A (ja) | 1985-09-24 | 1985-09-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269537A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618342B1 (ko) | 2004-07-29 | 2006-09-04 | 삼성전자주식회사 | 소형 구조물 및 그 제작방법 |
| JP2008512647A (ja) * | 2004-09-07 | 2008-04-24 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 空洞ハウジングおよびセンサチップを含む半導体センサ装置、および、その製造方法 |
-
1985
- 1985-09-24 JP JP20866085A patent/JPS6269537A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618342B1 (ko) | 2004-07-29 | 2006-09-04 | 삼성전자주식회사 | 소형 구조물 및 그 제작방법 |
| JP2008512647A (ja) * | 2004-09-07 | 2008-04-24 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 空洞ハウジングおよびセンサチップを含む半導体センサ装置、および、その製造方法 |
| JP4712042B2 (ja) * | 2004-09-07 | 2011-06-29 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 空洞ハウジングおよびセンサチップを含む半導体センサ装置、および、その製造方法 |
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