JPS598362A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS598362A
JPS598362A JP57117530A JP11753082A JPS598362A JP S598362 A JPS598362 A JP S598362A JP 57117530 A JP57117530 A JP 57117530A JP 11753082 A JP11753082 A JP 11753082A JP S598362 A JPS598362 A JP S598362A
Authority
JP
Japan
Prior art keywords
resin
semiconductor element
mold
frame
tab
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57117530A
Other languages
English (en)
Inventor
Takayuki Uno
宇野　隆行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP57117530A priority Critical patent/JPS598362A/ja
Publication of JPS598362A publication Critical patent/JPS598362A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置に係シ、特に樹脂封止型の半導体装
置の構造に関するものである。
樹脂封止型の半導体装置はセラミックパッケージと比し
て安価で大量生産向きという理由から、現在の主流のパ
ッケージング方式となっておシ、特にモールド樹脂封止
法が多く用いられている。
しかしながらモールド成形用樹脂（以下モールド樹脂と
言う）は半導体素子やリードフレームとの熱膨張係数の
バランスをとるために充填剤が配合されておシ、通常シ
リカ（ｓｉｏ、）が用いられている。該充填剤は電子部
品の厳しい使用条件を満足するために一般に約７Ｑｗｔ
％添加されているが、そのためにモールド樹脂の弾性率
が高くなシ、従って該モールド樹脂の内部応力が大きく
なるために、半導体素子が封止された後の特性に変動を
きたすという問題が出ている。また該充填剤は微量なが
らもウラン（Ｕ）やトリウム（Ｔｈ）等の放射性元素を
含有しておシ、半導体素子がダイナミックＲＡＭ　（Ｒ
ａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等の場合に
は、ウランやトリウム等から放射されるα粒子が該半導
体素子の能動域に当たることが原因で誤動作することが
あシ、通常ソフトエラーと呼ばれている。
そこで上記問題点を防止する／こめ、半導体素子上に低
応力でかつ高純度な液状シリコーンＪｃｋＬ（Ｊｕｎｃ
ｔｉｏｎ　Ｃｏａｔｉｎｇ　Ｒｅ５ｉｎ）等の樹脂をコ
ーティングする方法が考えられる。しかしコーテイング
膜とモールド樹脂との熱膨張係数の違い等によシ、温度
サイクルのような環境試験を行なうと数十サイクル程度
からボンディングワイヤーの破断現象が起こるといった
欠点があシ、実用化は困難でありた。
また、従来技術においてはリードフレームの内部リード
と半導体素子を載置するタブ部とは同時に作られるため
、電気的な絶縁をとる必渋性、半導体装置組立上の制限
等から該タブ部の大きさは内部リードの形状から限定さ
れ、放熱効果が小さい。また、リードフレームがモール
ド樹脂中に埋め込まれる構造をとっているために、放熱
板をパッケージ外部に取シ付は難いこと等の熱放散の問
題もあった。
さらに電卓やマイクロコンピュータ−用のＩＣなどは多
ピンのリードフレームを用いているが、ハンドリング時
に内部リードが動きやすくボンディングワイヤーの変形
、切断等の不具合も発生している。
本発明の目的は、上記多数の問題点を解消し、かつ目的
に応じた多様性のある新規な樹脂封止型半導体装置及び
その製造方法を提供することにある。
上記目的を達成するため本発明の要旨は、複数の内部リ
ードの裏面に枠状の電気絶縁層を介してタブ部を接着し
た構造の該タブ部上に半導体素子を載置し、該半導体素
子と内部リードとを電気的に接続する導体部を設け、少
なくとも該半導体素子と該導体部の上部を除いてモール
ド成形し、しかる後にモールド樹脂とは異なる樹脂を用
いて該半導体素子及び該導体部を封止したことを特徴と
する。
本発明によれば、該半導体素子と内部リードとの電気的
接続をとるだめの導体部を一種類の樹脂で封止している
ことによシ、温度サイクル等の環境試験においてボンデ
ィングワイヤーを破断することのない高信頼度を有し、
また該樹脂を高純度でかつ低応力の樹脂を用いれはα線
に５Ｎ−するンフトエラーや応力による半導体素子の特
性変動を防止できる。また該樹脂として紫外線硬化型透
明樹脂（例えはシリコーン樹脂がある）を用いれば、安
価な樹脂封止型紫外線消去型Ｆ　ＲＯＭ　（Ｐｒｏｇｒ
ａｍ　−ａｂｌｅ　Ｒｅａｄ　Ｑｎｌｙ　Ｍｅｍｏｒｙ
）を供給することも可能となる。
さらにタブ部の寸法が内部リードの寸法によシ限定され
ないことから放熱効果を上けるためにタブ部を大きくす
ることも可能であるし、タブ部の裏面を箱出させること
が容易なことから該裏面に放熱板を取シ付けることも可
能となり低熱抵抗のパッケージの供給も可能である。
また内部リードとタブ部を電気絶縁層を介して接着する
構造によシ、多ピンのボンディング済半製品のハンドリ
ングにも支障を生じない。
以上の様に本発明における新規な樹脂封止型半導体装置
の効果は非常に大きいものである。
次に本発明について実施例を用いて説明する。
従来の半導体装置を通常のデュアルインラインパッケー
ジ（ＤＩＰ）で説明すると第１図（ａ）及び［有］）で
示すように、金や嫁メッキ等の尻された半導体素子を載
置するタブ部１を有するリードフレーム２に半導体素子
３を金属ロー拐４等で固着し、該半導体素子と内部リー
ドとを導体であるボンディングワイヤー５で接続した後
に、モールド樹脂６によシ封止されていた。
このような構造の場合、ウラン（Ｕ）やトリウム（Ｔｈ
）のような放射線源を含有するシリカが多量添加されて
おシ、かつ内部応力の大きいモールド樹脂と半導体素子
とが直接接触することになシ、α線によるソフトニラ−
や内部応力による特性変動を生じる事になる。
またタブ部１の寸法は内部リードの範囲に限定され、放
熱効果を上げるのは難しい力ど多くの問題をかかえてい
る。これに対する本発明の一実施例を製造工程順に説明
する。まず第２図（ａ）、　（ｂ）及び（Ｃ）に示すよ
うに、タブ部１１をリードフレーム１２の裏面に枠状の
電気絶縁層１７を介して接着する。このような手法をと
ることによシ、タブ部１１とリードフレーム１２の材質
に異種のものを用いたシ、タブ部１１０寸法や厚さをい
ろいろ変えることが可能となるため、熱放散に対する設
計の自由度が増す。尚、第２図（ｂ）は第２図（ａ）の
切断部１−１’の断面図であシ、第２図（Ｃ）は第２図
（ａ）の切断部ｍ−ｍ’の断面図である。
なおこの場合、枠状の電気絶縁Ｒ１７の材質は、後に半
導体素子をマウント、ボンディングする工程での加熱条
件に耐えられるものを用いるのは言うまでもなく、中で
もポリイミド系、テフロン系、シリコーン系、エポキシ
系、ポリブタジェン系等の有機樹脂絶縁物は熱圧着等の
手法で容易に接着できかつ接着力も十分であるため望ま
しいものではおるが限定されるものではない。
マタ後のマウンド、ボンディング工程で必要となるタブ
部及び内部リードのメッキ処理は該タブ部と該内部リー
ドとを接着する以前でも以後でも伺ら支障はない。
次に第３図に示すように、半導体素子１３を金′属ロー
材１４等を用いてタブ部１１に固着し、該半導体素子と
内部リードとを導体であるボンディングワイヤー１５で
接続する。この場合、タブ部１１とリードフレーム１２
は枠状の電気絶縁層１７で接着されているため、モール
ド封上等のためのハンドリング時に内部リードが動いて
ボンディングワイヤーを破断するような従来例に見られ
る不良は皆無となる利点を生じる。
次に半導体素子を載置済のリードフレーム１２をモール
ド金型の下型１８ｂの所定位置に配置し、上型１８ａと
下型１８ｂを型締めし、モールド樹脂１６をゲート部１
９よシ注入して硬化させる。
この場合のモールド金型の構造は、上型１８ａにおいて
は、半導体素子１３とボンディングワイヤー１５の上部
にモールド樹脂が封入されないために枠状の電気絶縁層
１７上に沿ってダム部２０を設けた構造とする。
また該ダム部と内部リードの隙間よシ樹脂パリが半導体
素子側に流れ込まないために、第２図（Ｃ）のように枠
状の電気絶縁Ｎ１７の厚さを調節し、内部リードを該絶
縁層に埋め込み、各々の高さが同一平面に並ぶように形
成すると良い。また他の方法としては、該ダム部を内部
リード間の隙間と同じ形状になるように凹凸状に加工を
施し、型締めの際に該ダム部と内部リード及び枠状の電
気絶縁層との間に隙間ができないようにすれば樹脂パリ
を防止できる。
また下型１８ｂにおいては上型１８ａのダム部と対向す
る位置に凸部を設け、型締めの際に圧力がダム部に十分
に伝わるような形状に加工する。
ここで下型の該凸部とタブ部１１の裏面とが接触する面
積や形状を変えることによシ、該タブ部裏面のモールド
封止後の箱出面積を目的に応じて変えることが可能とな
る。従って特に熱放散を考慮するならタブ部妬出面積を
大きくし、必要ならば放熱板を後に取シ付けても良い。
次に第４図に示すように半導体素子１３及びボンディン
グワイヤー１５の部分に先にモールド封止に用いた樹脂
とは異なる樹脂２１を用いて封止し、外部ワード加工を
終えて本発明による一実施“例の作製を完了する。ここ
で該樹脂２１として、例えば紫外線硬化型液状シリコー
ン樹カ旨をポツティング法によシ封止すれば、工程が短
く簡単であること、紫外線透過率が高いこと、によυ容
易に樹脂封止型紫外線消去型ＦＲＯＭの作製が可能とな
る。
また該樹脂２１として、ウラン（Ｕ）やトリウム（Ｔｈ
）等の放射性元素の含有量がモールド樹脂より少なくな
るように管理された液状シリコーンやポリイミド系樹脂
等を用いれば、ＩＣメモリー等のα線によるソフトエラ
ーの対策ができる。さらにゲル状あるいはゴム状の低応
力シリコーン樹脂等で封止すれば、応力による特性変動
も防止できる。
以上に詳述したように、本発明によれは従来からの問題
点を解消しかつ目的に応じて多様な形態の樹脂封止全行
なうことが可能である。
なお本発明の実施例において、半導体素子と内部リード
との′ｔｈ気的接続をとるだめの導体部としてボンティ
ングワイヤーを用いているが、他の接続方式によっても
何ら支障が生じるものではなく、限定されるものではな
い。
【図面の簡単な説明】
第１図（ａ）は従来の半導体装置の上面図であり、第１
図中）は第１図（ａ）の断面図である。 また第２図乃至第４図は本発明による一実施例の半導体
装置及びその製造方法は説明するための概略図であシ、
第２図（ａ）は半導体素子載置前のリードフレームの上
面図で、第２図（１））は第２図（ａ）の１３−１１’
線における断面図であｐ、第２図（Ｃ）：は第２図（ａ
）のｍ　−ｍ　’線における断面図である。まだ第３図
はモールド封入時の断面図であシ、第４図は完成した一
実施例の断面図である。 なお図において、１，１１・・・・・・タブ部、　２．
１２・・・・・・リードフレーム、３，１３・・・・・
・半導体素子、４．１４・・・・・・ロー材、５，１５
・・・・・・ボンディングワイヤー、６．１６・・・・
・・モールド樹脂、１７・・・・・・枠状の電気絶縁層
、１８ａ・・・・・・モールド金１ｊ１（上型）、１８
ｂ・・・・・・モールド金型（下型）、１９・・・・・
・ゲート部、２０・・・・・・ダム部、２１・・・・・
・モールド樹脂とは異なる封止用樹脂゛を各々示す。 阜１　目（α）　　　　　　第１区（１す第２問（α） ムー ／８ｂ

Claims (3)

    【特許請求の範囲】
  1. （１）複数の内部リードの裏面に、枠状の電気絶縁層を
    介してタブ部を接着した構造の該タブ部に半導体素子を
    載置し、該半導体素子と該内部リードとを電気的に接続
    する導体部を設け、少なくとも該半導体素子及び該導体
    部の上部を除いて第１のモールド樹脂を設け、該半導体
    素子及び該導体部を該第１のモールド樹脂とは異なる第
    ２のモールド樹脂を用いて封止したことを特徴とする半
    導体装置。
  2. （２）内部リードと枠状の電気絶縁層の高さが略同一平
    面になるように、内部リードを該枠状の電気絶縁層に埋
    め込んだことを特徴とする特許請求の範囲第（１）項記
    載の半導体装置。
  3. （３）　　タブ部の裏面が露出していることを特徴とす
    る特許請求の範囲第（２）項記載の半導体装置。
JP57117530A 1982-07-06 1982-07-06 半導体装置 Pending JPS598362A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57117530A JPS598362A (ja) 1982-07-06 1982-07-06 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57117530A JPS598362A (ja) 1982-07-06 1982-07-06 半導体装置

Publications (1)

Publication Number Publication Date
JPS598362A true JPS598362A (ja) 1984-01-17

Family

ID=14714065

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57117530A Pending JPS598362A (ja) 1982-07-06 1982-07-06 半導体装置

Country Status (1)

Country Link
JP (1) JPS598362A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0484772A2 (en) * 1990-11-08 1992-05-13 National Semiconductor Corporation Semiconductor package and method of fabrication

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5369581A (en) * 1976-12-03 1978-06-21 Toshiba Corp Manufacture for resin sealed type semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5369581A (en) * 1976-12-03 1978-06-21 Toshiba Corp Manufacture for resin sealed type semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0484772A2 (en) * 1990-11-08 1992-05-13 National Semiconductor Corporation Semiconductor package and method of fabrication

Similar Documents

Publication Publication Date Title
US7102217B2 (en) Interposer substrates with reinforced interconnect slots, and semiconductor die packages including same
US5981315A (en) Semiconductor device
KR0158868B1 (ko) 반도체장치
JP3332516B2 (ja) 露出裏面を有する熱強化型半導体デバイスと、その製造方法
US20010031513A1 (en) Semiconducator device and a method of manufacturing the same
JP2702219B2 (ja) 半導体装置及びその製造方法
US6855574B2 (en) Stress balanced semiconductor packages, method of fabrication and modified mold segment
JP3226244B2 (ja) 樹脂封止型半導体装置
US8105871B2 (en) Semiconductor device and manufacturing method of the same
JPS598362A (ja) 半導体装置
TW200840002A (en) Leadframe and flip-chip semiconductor package having leadframe-based chip carrier
JPS60178651A (ja) 半導体装置
KR100328293B1 (ko) 티에스오피형 반도체장치
JPH0254957A (ja) 半導体装置およびその製造方法
KR0161353B1 (ko) 수지봉지패키지의 제조방법
JPS61292943A (ja) 樹脂封止型半導体装置用充てん材
JPS61240664A (ja) 半導体装置
KR0167389B1 (ko) 반도체장치
KR960004090B1 (ko) 반도체 패키지
JPS59141251A (ja) 半導体装置パツケ−ジ
KR100195507B1 (ko) 박형 반도체 칩 패키지 소자
JP2000260899A (ja) 半導体装置
JPS6334965A (ja) 樹脂封止型半導体装置
JPS5988858A (ja) 樹脂封止型半導体装置
KR19980083260A (ko) 반도체 패키지의 구조 및 제조 방법