KR100328293B1 - 티에스오피형 반도체장치 - Google Patents

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타나카나오타카
야구치아키히로
고우노류지
코지마키요미
테라사키타케시
미우라히데오
아리타쥰이치
이무라치카코
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

동(합금)계 프레임을 사용한 LOC구조의 TSOP형 반도체장치에 있어서, 온도사이클 등의 신뢰성 시험에서 발생하는 수지크랙을 방지하기 위해, 수지크랙의 기점으로 하는 공유인너리드의 폭을 종래 치수보다 좁게 하고, 거기에다 다시 칩두께를 종래 두께보다 얇게 하였다.

Description

티에스오피형 반도체장치{TSOP type semiconductor device}
본 발명은 반도체장치에 관한 것으로서, 특히 대규모 집적회로의 LOC(Lead on chip) 구조에 동(합금)계 프레임을 사용한 경우에 유효한 수지 봉지형 패키지구조에 관한 것이다.
LOC패키지의 기본 구조예를 도 10에 나타낸다. LOC패키지에 대해서는 특개소 61-241959호 공보에서 그 기본구조가 개시되어 있다. 칩(5)의 회로 형성면 상에 연장된 복수의 인너리드(3)가 칩(5)과 절연필름을 통하여 접착제로 고정되어, 이 인너리드(3)와 칩(5)이 본딩와이어(금속세선)(4)에 의해 전기적으로 접속된다. 더욱이, 핀수의 저감, 또 안정한 전원전압을 공급하기 위해 칩(5)의 전극배치방향과 평행하게 공용 인너리드(1)가 설치되며, 다점 접속가능한 전원용 리드로서 칩(5)과 본딩와이어(4)에 의해 전기적으로 접속되어, 마지막으로 전체를 모울드수지(7)로 밀봉한다. LOC구조는 다이패드 상에 칩을 탑재하는 종래의 패키지구조와 비교하여 큰칩을 탑재할 수 있는 점, 고전류용량이 얻어지므로 고속화를 향상하는 점, 칩의 레이아웃 설계가 자유롭게 되는 등의 장점을 가지고 있다.
LOC구조의 패키지에서는 리드프레임재로서 42얼로이(alloy-42)를 사용하는 것이 일반적이다. 칩과의 선팽창계수가 가까운 42얼로이를 사용함으로써 패키지 내부의 열팽창차가 작아지게 되어, 온도사이클 등의 신뢰성 시험에서 패키지내부를 저응력으로 설계할 수 있다. 저열팽창의 모울드수지의 개발도 진행되어, 종래의 수지재료에서는 문제로 되었던 42얼로이와 수지와의 열팽창차도 상당히 완화되어 신뢰성에 뛰어난 LOC패키지를 제공할 수 있는 데 도달하고 있다. 그러나, 근래의 LSI의 대용량화에 의해 칩의 대형화가 진행되고, 또한 TSOP(Thin Small Outline Package)와 같이 리드 높이가 1.27mm이하의 박형패키지 구조가 되면, 글래스 에폭시계의 실장기판과의 선팽창계수차가 큰 42얼로이 프레임에서는 외부리드와 실장기판을 전기적으로 접속하고 있는 땜납 접합부의 열 사이클 수명의 저하가 염려되었다. 또한 LSI의 고속화, 대용량 메모리의 고밀도 모듈에 의해, 패키지 구조의 저열저항화도 신뢰성 확보의 점에서 중요한 과제로 되어 오고 있다. 따라서, 금후 점차 대용량화, 고속화가 예상되는 DRAM 제품 등을 대상으로 한 LOC패키지 구조의 땜납 접합부의 신뢰성 확보와 저열 저항화를 실현하기 위해, 실장기판과의 선팽창 계수가 근접하고, 또한 방열특성에 뛰어난 동(합금)계 프레임의 이용이 필수로 되어 오고 있다.
동(합금)계 프레임을 사용하여 패키지설계를 행하는 경우, 동(합금)계 프레임과 칩과의 선팽창 계수차가 크게 되기 때문에, 온도사이클 등의 신뢰성 시험에 있어서 칩에 열변형이 구속되는 수지와 인너리드 및 공유인너리드의 접착계면의 박리가 발생하고, 특히 공용인너리드의 박리단(edge of delamination)을 기점으로 한 패키지크랙의 발생이 염려되고 있다. 도 11에 패키지크랙의 발생 메카니즘을 모식적으로 나타낸다. 온도사이클시험 등에서 공용인너리드의 중심측의 측면 및 하면의 접착 계면이 박리되고, 공용인너리드 박리단에 응력집중이 일어나, 그곳을 기점으로 하여 크랙이 발생한다고 생각된다. 공유인너리드의 하면 및 중심측의 측면의 박리발생의 원인에 대하여 도 12, 13에서 설명한다. 도 12는 리플로가열시의 공용인너리드 상면 및 하면 접착계면의 응력분포를 42얼로이의 경우와 비교하여 나타낸 결과이다. 공유인너리드의 접착계면의 일단에 미소한 초기박리를 가정하고, 모울드 온도(175℃)에서 245℃까지 가열한 경우에 대하여 열탄성의 유한요소 해석을 행하여, 그때의 초기박리 선단(先端)의 응력분포를 산출한 결과이다. 동(합금)계 프레임을 칩과의 선팽창 계수차가 크기 때문에 칩에 의해 수지의 열변형이 구속되는 하면측에 42얼로이에 비하여 매우 높은 전단응력이 발생하고 있는 것을 알 수 있다. 도 13은 모울드 완료후의 실온에서의 공유인너리드 중심측 측면 및 하면의 접착계면의 응력분포를 나타내고 있다. 도 12와 동일한 공유인너리드의 접착계면의 일단에 미소한 초기 박리를 가정하고, 모울드 온도(175℃)에서 20℃까지 냉각된 경우에 대하여 열탄성의 유한요소 해석을 행하여, 그때의 초기박리 선단의 응력분포를 산출하였다. 도면 중에는 공유인너리드 측면 또는 하면의 한쪽이 박리한 경우의 다른 쪽의 접착계면의 응력분포도 나타내고 있다. 공유인너리드 측면의 수직방향의 응력은 하면의 전단응력의 3배나 높게 되어 있는 것을 알 수 있다. 또한, 측면 또는 하면의 한쪽이 박리한 경우의 다른 쪽의 계면발생응력은 2배로 증가하는 것이므로, 한쪽이 박리한 경우의 다른쪽의 박리발생의 포텐셜은 한층 높게 되는 것을 알 수 있다.
본 발명의 목적은, LOC패키지의 리드프레임재로 동(합금)계 프레임을 사용한 경우에 상기의 과제를 해결할 수 있는 LOC패키지 구조를 제공하는 것에 있다. 상기 과제를 해결하기 위해서는 공용인너리드 계면의 박리 방지에 유효한, 또는 박리한 경우라도 공용인너리드의 박리단에서 크랙이 발생하지 않는 공용인너리드 형상, 칩상 수지두께, 칩두께 등을 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 관한 반도체장치의 평면도와 단면도,
도 2는 본 발명의 제2 실시예에 관한 반도체장치의 단면도,
도 3은 본 발명의 제3 실시예에 관한 반도체장치의 단면도,
도 4는 본 발명의 제4 실시예에 관한 반도체장치의 단면도,
도 5는 본 발명의 제5 실시예에 관한 반도체장치의 단면도,
도 6은 본 발명의 제6 실시예에 관한 반도체장치의 평면도와 단면도,
도 7은 본 발명의 제7 실시예에 관한 반도체장치의 단면도,
도 8은 본 발명의 제8 실시예에 관한 반도체장치의 단면도,
도 9는 본 발명의 제9 실시예에 관한 반도체장치의 단면도,
도 10은 LOC패키지구조의 사시도,
도 11은 패키지 크랙발생 메카니즘을 나타내는 반도체장치의 단면도,
도 12는 리플로 가열(reflow soldering)시의 공유인너리드 하면 접착계면의 전단응력(shear stress) 분포를 나타내는 도면,
도 13은 모울드 후의 공유인너리드 하면·중앙측 측면접착계면의 응력분포를 나타내는 도면,
도 14는 공유인너리드 박리단(edge of delamination)의 수지의응력확대계수(stress intensity factor)범위를 나타내는 도면,
도 15는 온도사이클 시의 수지크랙을 방지하는 공유인너리드의 두께와 폭의 관계를 나타내는 도면,
도 16은 종래의 LOC패키지의 리드프레임 형상을 나타내는 평면도와 단면도,
도 17은 공유인너리드 하면 하프에칭에 의한 응력저감 효과를 나타내는 도면이다.
〈부호의 설명〉
1 . . . 공용인너리드
1a . . . 공유인너리드의 반도체소자 상의 전극배치방향에 평행한 부분
2 . . . 아우터리드 3 . . . 인너리드
4 . . . 금속세선 5 . . . 칩
6 . . . 절연필름 7 . . . 봉지수지(밀봉영역)
8 . . . 칩상의 전극 9 . . . 공유인너리드 하면 홈
10 . . . 슬릿 11 . . . 실장기판
12 . . . 땜납
도 14는 동(합금)계 프레임을 사용한 LOC구조의 TSOP를 대상으로, 공용인너리드의 칩상의 전극배치 방향과 평행한 부분의 중심측 측면과 하면이 박리한 것을 전제로 하여, 온도사이클시(150℃→-55℃로 냉각)의 공용인너리드 박리단의 응력확대계수를 칩상 수지두께에 대하여 산출한 결과의 일예이다. 도면 중의 공유인너리드의 칩상의 전극배치 방향과 평행한 부분의 종래 치수는, 도 16에 나타내는 종래 LOC구조의 TSOP의 공유인너리드의 사양에 기초하여 폭에 대하여는 본딩와이어와 공유인너리드와의 단락방지를 위한 코팅처리에 필요한 최소폭으로서 0.3mm로, 두께에 대해서는 TSOP에서 사용되는 표준적인 리드프레임 두께로서 0.125mm로 하였다. 온도사이클시의 크랙발생한계는, 실험적으로 취득한 수지의 크랙진전속도(crack propagation rate)가 0.01m/cycle(150℃∼-55℃)이하의 응력확대계수범위(k ≤ 1.3)에서 정의하고 있다. 이 크랙진전속도에서의 응력확대계수범위를 크랙발생한계로 정의한 이유로서는, 상기 온도조건에서 1000 사이클을 초과하더라도 크랙길이는 수십μm 정도로, 외관크랙은 물론이고 와이어단선에도 미치지 않는 크랙길이로 억제되기 때문이다. 도면 중에는 종래 치수에서의 산출결과에 대하여, 공유인너리드의 칩상의 전극배치 방향과 평행한 부분에 대하여, 폭을 반분한 0.15mm로 한 경우, 상면 및 하면을 하프에칭함으로써 그 부분의 두께를 반분한 0.0625mm로 한 경우, 폭과 두께의 양쪽을 반분한 경우에 대해서의 산출결과가 나타나 있다. 또한 어느 쪽인가의 방법으로 하면의 박리를 방지한 경우(도면 중 측면만 박리)에 대해서의 산출결과도 나란히 나타내었다. 도 14에서 공유인너리드 상단의 응력확대계수의 저감에는 다음의 1∼4의 대책이 유효하다고 생각된다.
1. 칩상 수지두께를 두껍게 한다.
2. 공유인너리드의 폭을 좁게 한다.
3. 공유인너리드의 두께를 얇게 한다.
4. 공유인너리드 하면의 박리를 방지한다(측면만 박리).
그러나, 상기한 1의 대책을 행하면 필연적으로 칩아래 수지두께가 얇게 되기 때문에, 모울드시의 상하 발란스가 무너져 칩갈라짐이나 휘어짐 발생의 원인으로 된다. 예컨대 동(합금)계 프레임을 사용한 TSOP(총 두께 1mm, 칩두께 0.28mm)의 경우, 휘어짐의 허용치를 0.05mm 이하로 하면 칩상 수지두께는 설계치로서 0.37mm이하로 억제할 필요가 있다. 동(합금)계 프레임은 수지와 동등 또는 그들 이상으로 열수축하기 때문에 42얼로이를 사용한 경우보다 더 칩아래의 수지두께를 두껍게 하지 않으면, 칩 상하의 열수축 발란스가 무너져버리기 때문이다. 따라서, 동(합금)계 프레임을 사용한 경우에는 1의 대책으로는 한계가 있으며, 이하의 2,3의 대책을 조합시키는 것이 유효하다고 한다.
도 15는 도 14의 해석결과로부터, 온도사이클시의 패키지크랙을 방지할 수 있는 공유인너리드의 두께와 폭의 관계를 정의한 예이다. 여기서의 공유인너리드의 두께는, 프레임 전체의 두께 또는 공유인너리드의 칩상의 전극배치방향과 평행한 부분의 두께의 어느 쪽이라도 좋으며, 후자의 경우에는 공유인너리드의 상면을 하프에칭한 경우에 상당한다. 이것은 칩상 수지두께의 설계치를 0.37mm로 한 경우에 모울드 후의 수지두께 불균일 ±20μm를 고려하여, 최악의 경우로서 칩상 수지두께가 0.35mm인 경우를 나타내고 있다. 산출방법은 도 14의 동일한 칩상 수지두께에서의 각 조건의 해석결과로부터, 두께가 일정(0.125mm 또는 0.0625mm일정)하며폭을 변화시킨 경우와, 폭이 일정(0.3mm 또는 0.15mm일정)하며 두께를 변화시킨 경우에 대하여, 두께 및 폭과 응력확대계수범위(K)와의 관계식을 작성한다. 다음에 그들의 관계에 있어서, 도 14에서 정의한 응력확대계수범위의 한계치(K=1.3)으로 되는 각 두께에 대한 폭(W) 및 각 폭에 대한 두께(t)를 산출한다. 이 산출결과가 도 15중에서의 0 표시의 플롯이다. 이들의 플롯을 선형에 근사한 직선을 패키지크랙을 방지할 수 있는 한계직선(W = -1.95t + 0.44)으로 하고, 각 프레임 두께에 대하여 이 한계직선 이하의 폭(W ≤ -1.95t + 0.44)을 설계치로 한다. 따라서, 본문중에서의 설계에서는 프레임 두께가 0.125mm이므로, 공유인너리드의 칩상의 전극배치방향과 평행한 부분의 폭은 약 0.2mm이하로 설계하면 패키지 크랙을 방지할 수 있음을 알 수 있다. 이것은 임의의 칩상 수지두께에 대하여 동일한 방법으로 도 14의 해석결과로부터 정의하는 것이 가능하며, 임의의 칩상 수지두께에 대하여 패키지크랙을 방지하기 위한 공유인너리드 형상의 설계기준을 제공할 수 있다.
도 17은 4의 대책에 대하여 검토한 결과로서, 공유인너리드의 칩상의 전극배치 방향과 평행한부분의 하면측을 반분한 두께로 얇게 한 경우의 공유인너리드 하면의 전단응력 분포를 나타내고 있다. 도에서 나타낸 바와 같이 하면측을 반분하여 얇게 함으로써, 공유인너리드와 칩 사이의 거리가 크게 되며, 약 40%나 계면의 전단응력이 저하하고 있고, 공유인너리드 하면의 박리방지 대책으로서 유효하다.
본 발명은 상기한 검토결과를 근거로 신뢰성이 높은 동(합금)계 프레임을 사용한 LOC패키지 구조를 제공한다.
본 발명의 실시형태를 도면을 참조하여 설명한다.
도 1은 본 발명의 제1 실시예를 나타내는 반도체장치의 평면도와 단면도이다. 동(합금)계로 이루어지는 리드프레임은 아웃터리드(2)와 인너리드(3)를 가지고 있고, 인너리드(3)의 본딩부에는 Ag도금 또는 Sn도금을 행하고 있다. 이 인너리드(3)의 하면측에 반도체칩(5)을 당접하고, 절연필름(6)을 통하여 인너리드(3)와 반도체칩(5)이 접착된다. 복수의 인너리드(3)와 반도체칩(5)을 전기적으로 절연하는 필름(6)은 절연테이프기판의 양면에 동질의 폴리이미드계 수지를 행한 것으로서, 두께는 50μm∼100μm 정도이다. 단, 절연필름(6)의 첩부위치에 대해서는 실시예에서 나타내는 인너리드(3)의 본딩영역에 한정된 것은 아니다. 반도체 소자상에 열(列)모양으로 형성된 전극방향과 평행하게 배치된 부분을 가지는 인너리드는, 반도체 소자에 전원전압을 공급하기 위한 공용인너리드(1)이며, 전원용 핀수를 저감함과 동시에 안정한 전원전압을 반도체칩에 공급할 수 있다. 이들 복수의 인너리드(3) 및 공유인너리드(1)의 본딩부와 반도체칩상에 형성된 전극패드(8)사이는 금와이어 등의 금속세선(4)으로서 전기적으로 접속되고, 전체를 에폭시계의 모울드수지(7)에 의해 봉지된다. 모울드수지(7)에 대해서는 온도사이클 등의 신뢰성 시험에서 공유인너리드계면이 박리한 경우 그 선팽창계수가 크게 되는 등, 공유인너리드 박리단의 수지의 응력이 증대하기 때문에, 글래스 전이온도(glass transition temperature) 이하의 선팽창계수가 10×10-6/℃이하인 재료를 사용한 쪽이 좋다. 또한, 공용인너리드(1)의 칩상에 열모양으로 형성된 전극방향과 평행하게 배치된 부분(1a)의 폭(d)을 전항의 검토결과로부터 0.2mm이하로 한다. 다만, 폭의 설계치에 대해서는 사용되는 프레임 두께나 칩상의 수지두께의 설계여하에 따라 패키지 크랙방지의 관점에서 도출되는 한계치가 변화하기 때문에 그들의 사양이 본 발명에서의 사양(프레임 두께 : 0.125mm, 칩상 수지두께의 최소치 : 0.35mm)과 다른 경우에는 전항에서 나타낸 수법에 기초하여 그정도 설정하면 된다. 또한 인너리드(3)부분을 횡단하는 AA'단면에 있어서, 동(銅)프레임을 사용한 TSOP의 경우에는 칩상 수지두께가 설치계로서 0.37mm이하, 완성치수로서는 모울드시의 두께 불균일을 고려하여 0.39mm이하가 되도록 하여 모울드후의 패키지의 휘어짐을 방지한다. 이것은 후술하는 실시예에 대해서도 마찬가지이다.
도 2는 본 발명의 제2 실시예에서의 반도체장치의 단면도이며, 인너리드(3)부분을 횡단한 AA'단면과, 공유인너리드(1)부분을 횡단한 BB'단면을 나타내고 있다. 휘어짐 방지의 관점에서 42얼로이를 사용한 경우에 의해 칩상 수지두께를 더 얇게 할 필요가 있기 때문에, 와이어 높이의 스펙이 더 엄격하게 된다. 또한, 제1 실시예에서는 공유인너리드(1)의 반도체칩의 전극배치방향과 평행한 부분(1a)의 폭이 종래보다 좁게 형성되어 있으므로, 종래 행해져 왔던 절연재료에 의한 코팅이 곤란한 경우가 예상된다. 그래서, 제1 실시예에서의 리드프레임에서, 공유인너리드(1)의 칩의 전극배치방향과 평행한 부분(1a)을, 칩(5)에 접하지 않을 정도로 0.05mm 정도 하방으로 오프셋하고, 본딩와이어의 클리어런스를 확보함과 동시에 공유인너리드 상면의 절연재료에 의한 코팅을 필요하지 않게 된다. 상승효과로서, 공유인너리드(1)의 칩의 전극배치방향과 평행한 부분(1a)상의 수지두께가 하방으로의 오프셋에 의해 두껍게 되기 때문에, 수지크랙 방지의 관점에서도 한층 더 신뢰성의 향상을 도모할 수 있다.
도 3은 본 발명의 제3 실시예에서의 반도체장치의 단면도이며, 인너리드(3)부분을 횡단한 AA'단면과, 공유인너리드(1) 부분을 횡단한 BB' 단면을 나타내고 있다. 공유인너리드(1)의 칩의 전극배치방향과 평행한 부분(1a)의 상면을 하프에칭에 의해 0.7mm이하의 두께로 설정한다. 단, 제1 실시예와 마찬가지로 공유인너리드(1)의 칩의 전극배치방향과 평행한 부분(1a)의 폭과의 관계에서 그 두께의 한계치가 결정되기 때문에, 본 실시예에서는 종래 설계에서의 폭(0.3mm)에 대한 형상을 제공한 것이다.
도 4는 본 발명의 제4 실시예에서의 반도체장치의 단면도이며, 인너리드(3)부분을 횡단한 AA'단면과, 공유인너리드(1)부분을 횡단한 BB'단면을 나타내고 있다. 공유인너리드(1)의 칩의 전극배치방향과 평행한 부분(1a)의 하면을 하프에칭에 의해 부분적으로 얇게 설정한다. 도 17에서 나타낸 바와 같이, 하면측을 얇게함으로써 공유인너리드 하면의 전단응력이 크게 저하하기 때문에, 공유인너리드 하면측의 박리방지에 유효하다. 제1 실시예와 조합함으로써 한층 더 신뢰성의 향상을 기대할 수 있다.
도 5는 본 발명의 제5 실시예에서의 반도체장치의 단면도이다. 공유인너리드(1)의 칩의 전극배치방향과 평행한 부분(1a)의 하면에 하프에칭에 의해, 예컨대 단면형상이 원형 또는 타원형상의 홈(9)을 마련한다. 하프에칭된 홈부(9)에 수지가 충전되어, 공유인너리드 하면측 접착계면의 응력이 대폭적으로 완화된다. 제4 실시예와 마찬가지로 공유인너리드 하면측의 박리방지에 유효하다.
도 6은 본 발명의 제6 실시예에서의 반도체장치의 평면도와 AA'단면도이다. 공유인너리드(1)의 칩의 전극배치방향과 평행한 부분(1a)에 관통슬릿을 마련한다. 관통슬릿을 마련함으로써, 공용인너리드의 폭을 실질상 좁게 할 수 있으므로, 제1 실시예와 동일한 효과를 기대할 수 있다.
도 7은 본 발명의 제7 실시예에서의 반도체장치의 평면도와 AA'단면도이다. 제1 실시예에서의 공유인너리드(1)의 칩의 전극배치방향과 평행한 부분(1a)의 양 끝의 L자 형상 코너부에, 또한 칩의 전극배치방향과 평행하게 형성된 부분(1a)을 연장하여 마련하여 T자 형상으로 형성한다. 이것에 의해 응력적으로 제일 엄격한 L자형상 코너부의 응력집중을 완화한다.
도 8은, 본 발명의 제8 실시예에서의 반도체장치의 단면도이다. 제1 실시예에서의 반도체장치에서, 반도체칩 두께(tc)를 0,25mm이하, 0.2mm이상으로 한다. 칩두께를 얇게 한 쪽이 동등한 휘어짐 발생량에 대하여 칩상 수지두께를 두껍게 할 수 있지만, 역으로 얇게 지나치게 깍아내면 웨이퍼 상태에서의 휘어짐의 발생이나 모울드후의 칩크랙이 염려된다. 따라서, 0.2mm이상의 두께는 필요하다. 이 칩두께는, 마찬가지로 제2 실시예∼제7 실시예에 적용해도 좋다.
도 9는 본 발명의 제9 실시예를 나타내는 반도체장치의 단면도이다. 제1 실시예에서의 반도체장치가 실장기판(11)상에 형성된 패드상에 땜납(12)을 통하여 실장된다. 실장기판(11)에는 글래스 에폭시계의 실장기판이 주로 사용되며, 땜납재로서는 공정땜납(Sn-37Pb Solder)이나 Sn-Ag계의 Pb이 없는 땜납이 사용된다. 실장형태로서는, 본 실시예에 나타내는 양면실장에 의한 모듈로서 주로 사용되며, 반도체장치의 동의 아웃터리드(2)에서 모듈실장기판(11), 또한 모듈실장기판(11)을 삽입하는 머더보드로의 방열특성을 높이도록 모듈실장기판(11)에 땜납의 배선층이 수층 형성되어 있다.
이상, 본 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경이 가능하다.
본 발명에 의하면, 동(합금)계의 프레임을 사용한 LOC구조의 TSOP형 반도체장치에서, 온도사이클 시험에 의한 수지부의 응력저감에 의해, 수지크랙 및 그것에 부수하여 발생하는 와이어 단선, 칩크랙의 발생을 방지할 수 있어, 반도체장치의 신뢰성을 향상할 수 있다.

Claims (6)

  1. 일주면(一主面)을 가지는 반도체소자와, 이 반도체소자의 상기 일주면에서 하나의 방향을 따르는 영역을 가지는 제1의 리드와, 상기 영역과 교차하는 방향으로 배치된 복수의 제2의 리드와, 상기 양 리드와 상기 반도체소자와의 사이에 개재하는 절연필름과, 상기 반도체소자와 상기 일주면을 봉지하는 수지를 가지는 반도체장치에 있어서,
    상기 제1의 리드는 동(銅)계의 재료로 형성되어 있고, 상기 제1의 리드는 상기 일주면측이 상기 수지를 통해 상기 반도체소자에 대향하는 리드폭이 좁은 부분을 가지며, 상기 리드폭이 좁은 부분이 상기 영역에 위치하고 있는 것을 특징으로 하는 반도체장치.
  2. 일주면을 가지는 반도체소자와, 이 반도체소자의 상기 일주면에서 하나의 방향을 따르는 영역을 가지는 제1의 리드와, 상기 영역과 교차하는 방향으로 배치된 복수의 제2의 리드와, 상기 양 리드와 상기 반도체소자와의 사이에 개재하는 절연필름과, 상기 반도체소자의 상기 일주면을 봉지하는 수지를 가지는 반도체장치에 있어서,
    상기 제1의 리드는 동계의 재료로 형성되어 있고, 상기 제1의 리드는 상기 일주면측이 상기 수지를 통해 상기 반도체소자에 대향하는 리드 두께가 얇은 부분을 가지며, 상기 리드 두께가 얇은 부분이 상기 영역에 위치하고 있는 것을 특징으로 하는 반도체장치.
  3. 일주면을 가지는 반도체소자와, 이 반도체소자의 상기 일주면에서 하나의 방향을 따르는 영역을 가지는 제1의 리드와, 상기 영역과 교차하는 방향에 배치된 복수의 제2의 리드와, 상기 양 리드와 상기 반도체소자와의 사이에 개재하는 절연필름과, 상기 반도체소자의 상기 일주면을 봉지하는 수지를 가지는 반도체장치에 있어서,
    상기 제1의 리드는 동계의 재료로 형성되어 있고, 상기 제1의 리드는 상기 일주면측이 상기 수지를 통해 상기 반도체소자에 대향하여 상기 영역에 위치하는 부분을 가지며, 그 부분은 상기 제1의 리드의 상기 반도체소자와 대응하는 면에 홈을 가지는 것을 특징으로 하는 반도체장치.
  4. 일주면을 가지는 반도체소자와, 이 반도체소자의 상기 일주면에서 하나의 방향을 따르는 영역을 가지는 제1의 리드와, 상기 영역과 교차하는 방향으로 배치된 복수의 제2의 리드와, 상기 양 리드와 상기 반도체소자와의 사이에 개재하는 절연필름과, 상기 반도체소자의 상기 일주면을 봉지하는 수지를 가지는 반도체장치에 있어서,
    상기 제1의 리드는 동계의 재료로 형성되어 있고, 상기 제1의 리드는 상기 일주면측이 상기 수지를 통해 상기 반도체소자에 대향하여 상기 영역에 위치하는 부분을 가지며, 그 부분은 상기 하나의 방향을 따른 슬릿을 가지는 것을 특징으로 하는 반도체장치.
  5. 일주면을 가지는 반도체소자와, 이 반도체소자의 상기 일주면에서 하나의 방향을 따르는 영역을 가지는 제1의 리드와, 상기 영역과 교차하는 방향으로 배치된 복수의 제2의 리드와, 상기 양 리드와 상기 반도체소자와의 사이에 개재하는 절연필름과, 상기 반도체소자의 상기 일주면을 봉지하는 수지를 가지는 반도체장치에 있어서,
    상기 제1의 리드는 동계의 재료로 형성되어 있고, 상기 제1의 리드는 상기 일주면측이 상기 수지를 통해 상기 반도체소자에 대향하여 상기 영역에 위치하는 부분을 가지며, 그 부분이외의 상기 제1의 리드가 상기 제1의 리드의 상기 부분의 단부보다도 내측으로부터 인출되어 있는 것을 특징으로 하는 반도체장치.
  6. 일주면을 가지는 반도체소자와, 이 반도체소자의 상기 일주면에서 하나의 방향을 따르는 영역을 가지는 제1의 리드와, 상기 영역과 교차하는 방향에 배치된 복수의 제2의 리드와, 상기 양 리드와 상기 반도체소자와의 사이에 개재하는 절연필름과, 상기 반도체소자의 상기 일주면을 봉지하는 수지를 가지는 반도체장치에 있어서,
    상기 제1의 리드는 동계의 재료로 형성되어 있고, 상기 반도체소자의 상기 제1의 리드측의 상기 봉지수지의 두께의 설계치가 0.37(mm)이며,
    상기 제1의 리드는 상기 일주면측이 상기 수지를 통해 상기 반도체소자에 대향하여 상기 영역에 위치하는 부분을 가지고, 상기 제1의 리드의 상기 부분의 폭(W)(mm)과, 상기 제1의 리드의 상기 부분의 두께(t)(mm)와의 관계가 W ≤ -1.95t + 0.44로 표현되는 것을 특징으로 하는 반도체장치.
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