CN105023888B - 板级扇出型芯片封装器件及其制备方法 - Google Patents

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Abstract

本发明的实施方式涉及板级扇出型芯片封装器件及其制备方法。在芯片背面设置凹进，在封装芯片的承载板上设置和该凹进尺寸相配的凸块，从而使得保持在封装芯片时保持芯片就位更加容易和便利。根据本发明，摒除了扇出型封装对贴片机的幅面以及贴片精度的依赖，使能有可能进行大幅面的扇出型芯片封装工艺开展。

Description

板级扇出型芯片封装器件及其制备方法
技术领域
本发明涉及芯片封装的技术领域，更具体而言，涉及扇出型芯片封装器件及其制备方法。
背景技术
随着信息技术和半导体技术的不断发展，手机、PAD、智能手表等电子设备逐渐呈现轻型化且功能相互融合的趋势。这对芯片的集成度要求越来越高，进而对芯片的封装带来前所未有的挑战。不断增长的互连间距的失配、加入具有不同功能的各种芯片以及在同样的占用面积下减少封装尺寸以便增加电池大小延长使用时间等均已为创新嵌入封装技术打开了窗口。
受益于3D硅通孔(TSV)技术的开发，扇出型晶圆级封装(FOWLP)目前被认为最适合高要求的移动/无线市场，并且对其它关注高性能和小尺寸的市场，也具有很强的吸引力。扇出型晶圆级封装是晶圆级加工的嵌入式封装，它不用基板而在一个封装中实现垂直和水平方向的多芯片集成。
在目前主流的扇出型晶圆级封装中，芯片被合适的材料围绕，这些材料将封装所占面积扩展到芯片以外。芯片用晶圆级塑封技术嵌入人造塑料晶圆(重组晶圆)内。然后用前道绝缘和金属化工艺，以晶圆级光刻和制图方法将互连扇出到周围区域。再次在晶圆上应用焊球并进行并行测试。然后把重组晶圆切割为独立单元，包装和发运。然而，利用这种基于晶圆工艺基础上塑封方式的扇出型封装所制作的芯片封装器件的热管理性能有很大的限制，另外工艺方面也是具有成本高、工艺复杂等不足，所以导致了成本高和性能不高等缺陷。
发明人的已公开专利申请CN 104241153A公开了一种板级扇出型结构的芯片封装方法，在一定程度上解决了芯片的扇出型晶圆级封装在制造过程中容易出现的翘曲等问题，并且使得制造效率得以改善。如该专利申请所公开的、板级扇出型结构的芯片封装方法需要将芯片贴装在承载板(比如铜箔)上。而在实际生产中，在一个纵横方向上均宽幅的面板上同时封装多个芯片，形成多个芯片封装切割。然而，目前很多贴片机(DB设备)不能够满足现在板级尺寸的不断增大和精度要求越来越高的需求，这限制了该技术的进一步发展和成本的降低。
发明内容
有鉴于此，本发明的目的之一旨在解决在大幅面的板级扇出型芯片封装工艺过程中的贴片问题。
根据本发明一个实施方式，提供一种板级扇出型芯片封装器件。该板级扇出型芯片封装器件包括：承载板，其上设置有凸块；芯板，布置于所述承载板之上，其中所述芯板设置有开窗，并且所述芯板的所述开窗围绕所述凸块；芯片，其背面具有尺寸与所述凸块相配的凹进，其中所述芯片嵌置在所述芯板的所述开窗中，使得所述芯片的背面的所述凹进与所述承载板的凸块接合，并且所述芯板围绕所述芯片；在所述芯片和所述芯板的嵌置结构的背面与所述承载板之间的第一电介质层；以及在所述芯片和所述芯板的嵌置结构的正面的第二电介质层。通过挤压所述芯片和所述芯板的嵌置结构、所述承载板以及所述第一和第二电介质层，使得所述第一和第二电介质层的材料能够填充到所述芯片、所述芯板和所述承载板之间的间隙中。所述承载板适于能够从所述芯片和所述芯板的嵌置结构背面分离，以暴露出所述芯片的背面的所述凹进。
根据本发明另一个实施方式，提供一种板级扇出型芯片封装器件的制备方法，该包括：提供承载板，所述承载板上设置有凸块；在所述承载板之上在所述凸块周围布置第一电介质层；在所述电介质层上布置芯板，其中所述芯板设置有开窗，并且所述芯板的所述开窗围绕所述凸块；将芯片嵌置入所述芯板的所述开窗中，其中所述芯片的背面具有尺寸与所述凸块相配的凹进，所述嵌置使得所述芯片的背面的所述凹进与所述承载板的凸块接合，并且所述芯板围绕所述芯片；在所述芯片和所述芯板的嵌置结构之上布置第二电介质层；以及通过挤压所述芯片和所述芯板的嵌置结构、所述承载板以及所述电介质层，使得所述电介质层的材料能够填充到所述芯片、所述芯板和所述承载板之间的间隙中。所述承载板适于能够从所述芯片和所述芯板的嵌置结构背面分离，以暴露出所述芯片的背面的所述凹进。
根据本发明的实施方式，提供了一种贴片自对位的方法，摒除了贴片精度等对于贴片设备的依赖，从而摒除了板级的幅面对于贴片机的依赖性，适用于大幅面的扇出型封装工艺，另外对于传统的工艺的扇出型封装的热管理性能比较差，所以本发明的实施方式将芯片的背面进行裸露然后通过TIM和散热装置从而可以很大程度上提高了芯片的散热性能，提高了芯片的整体的性能，其次本发明的实施方式主要是基于封装载板的工艺路线，能够适应于基板的工艺，进一步降低了工艺制作成本的基础上也提高了器件的性能。
根据结合附图的本说明书的以下详细描述，本发明各种实施方式的这些和其他优点与特征都将变得更加明显。
附图说明
图1-图11示出形成根据本发明一个实施方式的板级芯片封装装置的步骤横截面图。
具体实施方式
下文将参考附图更完整地描述本公开内容，其中在附图中显示了本公开内容的实施方式。但是这些实施方式可以用许多不同形式来实现并且不应该被解释为限于本文所述的实施方式。相反地，提供这些实例以使得本公开内容将是透彻和完整的，并且将全面地向本领域的熟练技术人员表达本公开内容的范围。应当注意，虽然在下文将描述一个相对完整的芯片封装器件的制作工艺，但是其中有的工艺步骤是可选的，并且存在替换的实施方式。
贯穿本公开内容，相类似的附图标记表示相类似的元件。例如，附图标记10还可能表示带有不同后缀的附图标记1004、1005、1010、1111等。
本发明实施方式的核心构思包括：在芯片背面设置凹进，在用于封装芯片时用于承载芯片的承载板上设置和该凹进相配的凸块，这样，在将芯片贴装到承载板时，该凹进恰容纳该凸块，从而使得保持待封装的芯片就位更加容易和便利。由此，实现了在贴装芯片时的芯片自对位，摒除了贴片精度等对于贴片设备的依赖，从而摒除了板级的幅面对于贴片机的依赖性，使得有可能进行大幅面的扇出型封装工艺开展。另外，根据本发明的实施方式，该凹进在后续过程也可以被裸露，用于芯片封装结构的散热。
下面参考图1-图11来描述用于制造板级扇出型芯片封装器件10的工艺流程。图1-图11示出形成根据本发明实施方式的芯片封装装置的步骤横截面图。
在图1和图2中，执行该工艺流程的第一步骤，准备用于贴装芯片的承载板50和芯片71，承载板50上设有凸块51，并且芯片71上设有和凸块51尺寸相配的凹进73。
在图1和图2所示的示例中，芯片71的背面应用硅本身的特性使用干法或湿法蚀刻出一个具有梯形槽的凹进结构73，另外在承载板50上也制作出与梯形槽相对应的相同参数的凸块51，即尺寸相配，用于芯片的精确定位和自对位过程。
根据本发明的实施方式，优选地，凸块51的高度可以略大于芯片71上的凹进73的深度，以使得在贴装芯片时，芯片71的凹进73的底部能够与凸块的顶部接触，以使得芯片71保持稳定。
根据本发明的实施方式，承载板50可以由金属制成，也可以由在后面的工艺步骤中能够通过湿法等工艺进行去除的其他材料制成，比如使用基板带可分离的铜箔的双面覆铜板。根据本发明的实施方式，承载板50上的凸块51可以机械加工或贴装等方式形成。
根据本发明的实施方式，芯片71上的凹进73可以通过高精度的板级加工或蚀刻等工艺过程形成。
在图1和图2所示的示例中，凸块51和凹进73的横截面是梯形的，但是根据本发明的实施方式，凸块51和凹进73的横截面也可以是矩形的。由此，本领域技术人员将明了，凸块51和凹进73的形状比如可以是圆台、长方体等，本发明对凸块和凹进的形状不做限制。
虽然图1仅示出了承载板的一部分及其上的凸块，但是应当理解，承载板50可以是纵横方向上大幅面的承载板，并且其上可以有多个凸块51，用于一次贴装多个芯片71。
在图3和图4中，执行该工艺流程的第二步骤，将至少一个芯片71堆叠层压于承载板50上。
如图3所示，进行堆叠层压准备，包括：在承载板50上的凸块51之外的区域布置介质层56；在介质层56之上布置芯板53，芯板53的中间具有开窗90；将待封装的芯片71嵌入芯板51的开窗90中，使得其背面的凹进73与承载板50上的凸块51相接合；接着，在最上面布置电介质层55和金属层54的组件91。在进行了前述板材的堆叠层压准备之后，从上到下大体上依次叠层了金属层54、电介质层55、芯片71、芯板53、电介质层56、承载板50，通过布置在最上面的组件91和布置在最下面的承载板50进行堆叠层压操作，形成如图4所示的层压结构1004。组件91和承载板50用于辅助层压，并在后续起到支撑作用，但未必是本发明实施方式所要得到的芯片封装结构或芯片封装器件的一部分。
在图3和图4所示的示例中，电介质层55、56可以采用半固化片层(PP片)，金属层54可以为铜箔、金箔等。半固化片大多采用玻璃纤维布做增强材料，经过处理的玻璃纤维布浸渍上树脂胶液，再经热处理预烘制成的薄片材料称为半固化片，其在加热加压下会软化，冷却后会反应固化。电介质层也可以使用诸如纯胶体的ABF树脂层。具体使用的电介质层可以根据应用需要而进行选择。应当注意，组件91也可以使用FR-4(环氧树脂覆铜板)和RCC(涂覆树脂覆铜板)等的覆铜板的情况下，其外侧的金属层54是不必要的。根据本发明的实施方式，电介质层55、56可以采用相同的材料或不同材料。
在图3和图4所示的示例中，应用高温压机或真空压膜机进行半固化片的层压，使用其贴装的半固化片以及RCC等电介质层进行对芯片的周边间隙58进行填充，进而，其在冷却固化后能够稳定封装在其间的芯片71。
根据本发明的实施方式，芯板51可以采用导热率高的BT树脂材料作为最终的芯片封装结构横向散热的介质层。应当理解，本发明实施方式中的芯板51也可以采用起支撑作用且优选地具有横向散热效果的其他材料。在图3所示的示例中，芯板53的厚度可以与芯片71的厚度相对应，可以相等也可以稍大于其厚度。芯板的开窗90的大小设置为用于容纳待封装的芯片71。如上所述，开窗90和芯片71之间存在的间隙可以由高温作用下的电介质层进行填充。开窗90可以通过机械加工或激光加工的方式而形成。
在图5中，执行该工艺流程的第三步骤，涉及在目前形成的芯片封装结构1004的正面的操作，在芯片71的正面进行盲孔75的钻孔制作，所制作的盲孔75对准芯片71的金属凸点72。
在图5所示的示例中，可选地，在第二步骤中的组件91包括PP片55和铜箔54或者在组件91本身为FR-4和RCC等覆铜板的情况下，进行减铜操作，蚀刻掉组件外层的铜箔54或者其外侧使用的铜箔。诸如铜箔54的金属层54在PP片的情形下在第二步骤中用于辅助层压。而后，使用机械钻孔或激光钻孔的方式在芯片71的正面制作盲孔，使得所制作的盲孔75对准芯片71的金属凸点72。
根据本发明的一个实施方式，盲孔75可以截止于芯片的金属凸点上或嵌入到金属凸点内1-5μm，此情形下，芯片上的金属凸点要求厚度至少在10μm。
在图6和图7中，执行该工艺流程的第四步骤，涉及在目前形成的芯片封装结构1005的正面的操作，金属化盲孔75，在目前形成的芯片封装结构的正面形成表面线路金属层76，以及在目前形成的芯片封装结构的正面进行再分布线路制作，形成金属线路图案80。
如图6所示，在封装结构的正面，在盲孔75内进行化镀一层种子层，比如化学镀铜，并进行盲孔的电镀工艺进行盲孔内填铜，形成经镀铜的盲孔78，而后形成表面线路铜层76，从而将芯片的I/O引出到外层的线路上。
如图7所示，在芯片封装结构的正面进行再分布线路的制作。再分布线路的制作可以采用曝光、显影、蚀刻等工艺进行，从而形成了芯片外引出的再分布层线路80。
在图8中，执行该工艺流程的第五步骤，涉及在目前形成的芯片封装结构1007的正面的操作，制作阻焊层60。
在图8所示的示例中，在形成的再分布线路上面制作一层阻焊层82，比如阻焊绿油，防止线路的氧化。接着，在阻焊层82上进行多个开窗，在该多个开窗上面制作UBM(凸点下金属化)层，形成可以用于在后续步骤植球栅阵列(BGA)焊球的焊盘83。
在图9中，执行该工艺流程的第六步骤，进行目前形成的芯片封装结构1008的背面的承载板50的分离，从而暴露出芯片71背面的凹进73。
在图9所示的示例中，进行背面承载板50的蚀刻或分离，将贴装芯片71的承载板50通过机械或化学的方式进行去除从而露出芯片背面的凹进。
根据本发明的实施方式，承载板50适于能够被减薄或者能够从芯片71的背面分离。承载板适于能够从芯片71的背面分离，以暴露出芯片的背面的凹进73。可替换地，承载板适于能够被减薄至仅保留嵌置在所述凹进中的凸块51。根据本发明的实施方式，承载板50的减薄和分离可以通过机械加工和蚀刻等工艺实现。
在图10中，执行该工艺流程的第七步骤，涉及在目前形成的芯片封装结构1009的正面的操作，在第五步骤形成的焊盘83上植BGA球84。
在图11中，可选地，执行该工艺流程的第八步骤，在芯片71背面的凹进73处贴装散热装置86。根据芯片的特性以及对芯片的散热要求来选择是否进行散热装置86的安装。
在图11所示的示例中，在封装结构上应用比如TIM(热界面材料)的粘结剂贴装散热装置86。如图11所示，散热装置86是一个平板，其上具有和凹进73相配的凸起。然而，本领域技术人员应当理解，散热装置86也可以设置有用于与外界接触的凹进状的散热鳍，以使得散热更充分。
通过上述步骤，形成根据本发明实施方式的优选的板级扇出型芯片封装结构。
应当注意，本发明的实施方式主要地涉及芯片背面的操作，而以上描述中涉及的芯片正面的用于最终植BGA球的系列操作，是用于后续将板级扇出型封装结构安装到PCB板而进行扇出型封装结构与PCB板的电连接的操作，本领域技术人员能够理解其他的等效实施方式也是可能的。还应当理解，本发明实施方式的封装结构的正面的操作和背面的操作中的某些操作可以交替地进行，而并非按图1-图11所描述的顺序进行。比如，在图10中所执行的工艺步骤可以在图9中所执行的工艺步骤之前。
从而，根据本发明的实施方式所提供的板级扇出型芯片封装器件的制备方法包括：提供承载板，该承载板上设置有凸块；在承载板之上在凸块周围布置第一电介质层；在电介质层上布置芯板，其中芯板设置有开窗，并且芯板的开窗围绕凸块；将芯片嵌置入芯板的开窗中，其中芯片的背面具有尺寸与凸块相配的凹进，嵌置使得芯片的背面的凹进与承载板的凸块接合，并且芯板围绕芯片；在芯片和芯板的嵌置结构之上布置第二电介质层；以及通过挤压芯片和芯板的嵌置结构、承载板以及电介质层，使得电介质层的材料能够填充到芯片、芯板和承载板之间的间隙中。承载板适于能够从芯片和芯板的嵌置结构背面分离，以暴露出芯片的背面的凹进。
根据本发明实施方式的芯片封装装置10的结构已经在以上工艺流程的介绍中得以体现，比如图4-图11所示的其横截面。如图4所示，板级扇出型芯片封装器件1004包括：承载板50，其上设置有凸块51；芯板53，布置于承载板之上，其中芯板设置有开窗90，并且芯板的开窗围绕凸块51；芯片71，其背面具有尺寸与凸块相配的凹进73，其中芯片嵌置在芯板的开窗中，使得芯片的背面的凹进与承载板的凸块接合，并且芯板围绕芯片；在芯片和芯板的嵌置结构的背面与承载板之间的第一电介质层56；以及在芯片和芯板的嵌置结构的正面的第二电介质层55。通过挤压芯片和芯板的嵌置结构、承载板以及第一和第二电介质层，使得第一和第二电介质层的材料能够填充到芯片、芯板和承载板之间的间隙中。承载板适于能够从芯片和芯板的嵌置结构背面分离，以暴露出芯片的背面的凹进。
本发明实施方式的优势表现在：
(1)由于摒除了在面板上贴装芯片的贴片精度对于贴片设备的依赖，因而可以适用于任意的大小面板的应用，不会受制于封装设备的技术精度，而且其工艺成本比较低。面板的增大可以很大程度上降低对芯片进行封装的成本。
(2)由于将芯片的背面的凹进进行裸露散热，从而一定程度上解决了高功率器件的散热的问题，提高芯片封装结构的热管理性能。
(3)由于对于封装芯片采用金属凸点的方式嵌入到封装中，然后通过化铜电镀盲孔的方式进行扇出，通过这种方式能够很好的控制所得的芯片封装结构的良率和可靠性。
(4)采用基于封装载板的工艺开展，使得能够适应于基板的工艺，进一步降低了工艺制作成本，也提高了器件的性能。
受益于前述说明书和相关联附图中给出的教导的本领域的熟练技术人员将容易想到本公开内容的许多改进和其他实施方式。因此，要理解以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种板级扇出型芯片封装器件(1004)，包括：
承载板(50)，其上设置有凸块(51)；
芯板(53)，布置于所述承载板(50)之上，其中所述芯板(53)设置有开窗(90)，并且所述芯板(53)的所述开窗(90)围绕所述凸块(51)；
芯片(71)，其背面具有尺寸与所述凸块(51)相配的凹进(73)，其中所述芯片(71)嵌置在所述芯板(53)的所述开窗(90)中，使得所述芯片(71)的背面的所述凹进(73)与所述承载板(50)的凸块(51)接合，并且所述芯板(53)围绕所述芯片(71)；
在所述芯片(71)和所述芯板(53)的嵌置结构的背面与所述承载板(50)之间的第一电介质层(56)；以及
在所述芯片(71)和所述芯板(53)的嵌置结构的正面的第二电介质层(55)；
其中，通过挤压所述芯片(71)和所述芯板(53)的嵌置结构、所述承载板(50)以及所述第一电介质层(56)和所述第二电介质层(55)，使得所述第一电介质层和所述第二电介质层的材料能够填充到所述芯片(71)、所述芯板(53)和所述承载板(50)之间的间隙中，并且
其中，所述承载板(50)适于能够从所述芯片(71)和所述芯板(53)的嵌置结构背面分离。
2.根据权利要求1所述的板级扇出型芯片封装器件，其中所述凸块(51)的高度大于所述凹进(73)的深度。
3.根据权利要求1所述的板级扇出型芯片封装器件，还包括：
散热装置(86)，其上设置有与所述芯片(71)的背面的所述凹进(73)相配的第二凸块，其中利用所述第二凸块将所述散热装置(86)贴装在所述芯片(71)的背面的所述凹进(73)中。
4.根据权利要求1-3中任一项所述的板级扇出型芯片封装器件，还包括：
形成在所述芯片(71)和所述芯板(53)的嵌置结构的正面的、所述第二电介质层(55)之上的再分布线路层(80)。
5.根据权利要求4所述的板级扇出型芯片封装器件，其中形成所述再分布线路层(80)包括：
在所述第二电介质层(55)中，制备有与所述芯片的金属凸点(72)对应的盲孔(75)，对所述盲孔进行化学镀铜和电镀处理而在所述第二电介质层(55)之上形成所述再分布线路层(80)。
6.一种板级扇出型芯片封装器件的制备方法，包括：
提供承载板(50)，所述承载板(50)上设置有凸块(51)；
在所述承载板(50)之上在所述凸块(51)周围布置第一电介质层(56)；
在所述第一电介质层(56)上布置芯板(53)，其中所述芯板(53)设置有开窗(90)，并且所述芯板(53)的所述开窗(90)围绕所述凸块(51)；
将芯片(71)嵌置入所述芯板(53)的所述开窗(90)中，其中所述芯片(71)的背面具有尺寸与所述凸块(51)相配的凹进(73)，所述嵌置使得所述芯片(71)的背面的所述凹进(73)与所述承载板(50)的凸块(51)接合，并且所述芯板(53)围绕所述芯片(71)；
在所述芯片(71)和所述芯板(53)的嵌置结构之上布置第二电介质层(55)；以及
通过挤压所述芯片(71)和所述芯板(53)的嵌置结构、所述承载板(50)以及所述第一电介质层(56)和所述第二电介质层(55)，使得所述第一电介质层和所述第二电介质层的材料能够填充到所述芯片(71)、所述芯板(53)和所述承载板(50)之间的间隙中，
其中，所述承载板(50)适于能够从所述芯片(71)和所述芯板(53)的嵌置结构背面分离，以暴露出所述芯片(71)的背面的所述凹进(73)。
7.根据权利要求6所述的方法，还包括：
在所述芯片(71)的背面的所述凹进(73)中贴装散热装置(86)，其中所述散热装置(86)设置有与所述凹进(73)相配的第二凸块，利用所述第二凸块将所述散热装置(86)贴装在所述芯片(71)的背面的所述凹进(73)中。
8.根据权利要求6或7所述的方法，还包括：
在所述芯片(71)和所述芯板(53)的嵌置结构的正面、在所述第二电介质层(55)之上形成再分布线路层(80)。
9.根据权利要求8所述的方法，其中形成所述再分布线路层(80)包括：
在所述第二电介质层(55)中，制备与所述芯片的金属凸点(72)对应的盲孔(75)，以及对所述盲孔进行化学镀铜和电镀处理而在所述第二电介质层(55)之上形成所述再分布线路层(80)。
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* Cited by examiner, † Cited by third party
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1794446A (zh) * 2005-11-09 2006-06-28 江阴长电先进封装有限公司 新型微米级芯片尺寸封装散热结构
CN101325191A (zh) * 2007-06-13 2008-12-17 南茂科技股份有限公司 芯片上具有图案的四方扁平无引脚封装结构
CN102157400A (zh) * 2011-01-30 2011-08-17 南通富士通微电子股份有限公司 高集成度晶圆扇出封装方法
CN103745936A (zh) * 2014-02-08 2014-04-23 华进半导体封装先导技术研发中心有限公司 扇出型方片级封装的制作方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5496445B2 (ja) * 2007-06-08 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1794446A (zh) * 2005-11-09 2006-06-28 江阴长电先进封装有限公司 新型微米级芯片尺寸封装散热结构
CN101325191A (zh) * 2007-06-13 2008-12-17 南茂科技股份有限公司 芯片上具有图案的四方扁平无引脚封装结构
CN102157400A (zh) * 2011-01-30 2011-08-17 南通富士通微电子股份有限公司 高集成度晶圆扇出封装方法
CN103745936A (zh) * 2014-02-08 2014-04-23 华进半导体封装先导技术研发中心有限公司 扇出型方片级封装的制作方法

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