KR101272627B1 - 반도체패키지 기판 및 제조방법 - Google Patents

반도체패키지 기판 및 제조방법 Download PDF

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Abstract

본 발명은 반도체패키지 기판 및 그 제조방법에 관한 것으로, 개시된 반도체패키지 기판은 페브릭(fabric)과 레진으로 구성되며, 관통홀을 가진 코아와, 상기 관통홀 내부의 비아홀을 포함한 상기 코아의 양면에 형성되는 보호절연층으로 구성된 원판 몸체; 및 상기 원판몸체의 비아홀 및 보호절연층 상에 형성되어 전기적으로 연결된 회로패턴을 포함하여 구성되며, 본 발명에 따른 반도체패키지 기판 제조방법은 페브릭(fabric)과 레진으로 구성되며, 관통홀을 가진 코아와, 상기 관통홀 을 포함한 상기 코아의 양면에 형성되는 보호절연층으로 구성된 원판 몸체를 제공하는 단계; 상기 원판 몸체의 관통홀 내에 있는 상기 보호절연층을 제거하여 비아홀을 형성하는 단계; 상기 비아홀 내에 회로연결부를 형성하는 단계; 상기 회로연결부를 포함한 보호절연층에 동박층을 형성하는 단계; 및 상기 동박층을 선택적으로 제거하여 상기 회로연결부를 통해 전기적으로 연결되는 회로패턴을 형성하는 단계를 포함하여 구성된다.

Description

반도체패키지 기판 및 제조방법{SEMICONDUCTOR PACKAGE SUBSTRATE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로서, 보다 상세하게는 기판에 수직으로 적층된 복수의 반도체 칩들을 포함하여 하나의 단위 반도체 칩 패키지 및 CIS/BSI를 구현하는데 사용되는 반도체패키지 기판 및 그 제조방법에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자기기는 더욱더 소형화 및 경량화되고 있으며, 전자기기의 핵심 부품인 반도체 칩 패키지 또한 소형화 및 경량화되고 있다.
이와 같은 추세에 따라 개발된 반도체칩 패키지의 한 형태로서 복수의 반도체칩이 수직으로 적층된 형태로 기판에 실장되어 하나의 단위 반도체 칩 패키지로 구현된 칩 스택 패키지(Chip Stack Package)가 알려져 있다.
상기의 내용과 같이 칩이 최소화 경량화 되면서 스텍이 된 칩을 와이어 본딩하는 방식이 아닌, 칩에 홀을 만들어 층간을 도통시키는 방식인 3D 구조가 개발되고 있으며, 그 3D 구 칩들과 PCB를 연결시켜 주는 것을 인터포저(Interposer)라고 부른다.
또한, 디지털 카메라에 일반적으로 사용되는 CIB가 더 고도화되면서 BSI 구조로 변환, 개발되는 추세이다.
인터포저 및 CIS/BSI에 사용되는 기판 두 가지는 CTE(열 팽창률)때문에 칩과 같은 재질인 실리콘 웨이퍼를 사용할 수밖에 없었다.
특히, 실리콘 웨이퍼 기판은 가격이 비싸기 때문에 반도체 패키지 제조에 소요되는 전체 비용이 증가하게 된다.
따라서, 실리콘 웨이퍼를 사용하지 않고 가격이 저렴하고 CTE(열팽창률)을 맞출 수 있는 기재를 사용하여, 실리콘웨이퍼 기판을 대체할 수 있는 인터포저 및 CIS/BSI에서 칩과 연결되는 기판을 개발하는 것이 절실히 요구된다.
이에 본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 기존의 인터포저(즉, 반도체 패키지 기판) 및 CIS/BSI의 기판으로 사용하였던 고가의 실리콘웨이퍼 대신에 저가 재질로 이루어진 반도체패키지 기판 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체패키지 기판은, 페브릭 (fabric)과 레진으로 구성되며, 관통홀을 가진 코아와, 상기 관통홀 내부의 비아홀을 포함한 상기 코아의 양면에 형성되는 보호절연층으로 구성된 원판 몸체; 및 상기 원판몸체의 비아홀 및 보호절연층 상에 형성되어 전기적으로 연결된 회로패턴을 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체패키지 기판 제조방법의 제1 실시 예는, 페브릭(fabric)과 레진으로 구성되며, 관통홀을 가진 코아와, 상기 관통홀 을 포함한 상기 코아의 양면에 형성되는 보호절연층으로 구성된 원판 몸체를 제공하는 단계; 상기 원판 몸체의 관통홀 내에 있는 상기 보호절연층을 제거하여 비아홀을 형성하는 단계; 상기 비아홀 내에 회로연결부를 형성하는 단계; 상기 회로연결부를 포함한 보호절연층에 동박층을 형성하는 단계; 및 상기 동박층을 선택적으로 제거하여 상기 회로연결부를 통해 전기적으로 연결되는 회로패턴을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체패키지 기판 제조방법의 제2 실시 예는, 페브릭(fabric)과 레진으로 구성되며, 관통홀을 가진 코아와, 상기 관통홀 을 포함한 상기 코아의 양면에 형성되는 보호절연층으로 구성된 원판 몸체를 제공하는 단계; 상기 원판 몸체의 관통홀 내에 있는 상기 보호절연층을 제거하여 비아홀을 형성하는 단계; 상기 비아홀을 포함한 상기 보호절연층 표면에 동박층을 형성하는 단계; 및 상기 동박층을 패터닝하여 전기적으로 연결되는 회로패턴을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체패키지 기판 제조방법의 제3 실시 예는, 페브릭(fabric)과 레진으로 구성되며, 관통홀을 가진 코아와, 상기 관통홀 을 포함한 상기 코아의 양면에 형성되는 보호절연층과, 상기 보호절연층 상에 적층된 동박층 및 캐리어 동박층으로 구성된 원판 몸체를 제공하는 단계; 상기 원판 몸체의 관통홀 내에 있는 상기 보호절연층과 동박층 및 캐리어 동박층을 제거하여 비아홀을 형성하는 단계; 상기 비아홀을 포함한 상기 캐리어 동박층 상에 상기 비아홀을 매립하는 더미 동박층을 형성하는 단계; 상기 더미 동박층과 캐리어 동박층을 선택적으로 식각하여 상기 비아홀 내부에 회로연결부를 형성하는 단계; 및 상기 동박층을 선택적으로 제거하여 상기 회로연결부를 통해 전기적으로 연결되는 회로패턴을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체패키지 기판 제조방법의 제4 실시 예는, 페브릭(fabric)과 레진으로 구성되며, 관통홀을 가진 코아와, 상기 관통홀 을 포함한 상기 코아의 양면에 형성되는 보호절연층과, 상기 보호절연층 상에 형성된 동박층으로 구성된 원판 몸체를 제공하는 단계; 상기 동박층 상에 감광막과 캐리어 박막을 적층하는 단계; 상기 원판 몸체의 관통홀 내에 있는 상기 보호절연층, 동박층, 감광막 및 캐리어 박막을 제거하여 비아홀을 형성하는 단계; 상기 비아홀 측면을 포함한 상기 캐리어 박막 상에 더미 동박층을 형성하는 단계; 상기 캐리어 박막과 그 위의 더미 동박층을 제거하는 단계; 상기 비아홀 내부에 회로연결부를 형성하는 단계; 및 상기 동박층을 선택적으로 제거하여 상기 회로연결부를 통해 전기적으로 연결되는 회로패턴을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체패키지 기판 제조방법의 제5 실시 예는, 페브릭(fabric)과 레진으로 구성되며, 관통홀을 가진 코아와, 상기 관통홀 을 포함한 상기 코아의 양면에 형성되는 보호절연층과, 상기 보호절연층 상에 형성된 동박층으로 구성된 원판 몸체를 제공하는 단계; 상기 원판 몸체의 관통홀 내에 있는 상기 보호절연층과 동박층을 제거하여 비아홀을 형성하는 단계; 상기 비아홀을 포함한 상기 동박층에 상기 비아홀을 매립하는 더미 동박층을 형성하는 단계; 상기 더미 동박층과 동박층을 선택적으로 제거하여 상기 비아홀 내부에 회로연결부를 형성하는 단계; 상기 보호절연층 상에 감광막패턴을 형성하는 단계; 및 상기 감광막패턴 사이의 보호절연층 표면에 상기 회로연결부를 통해 전기적으로 연결되는 회로패턴을 형성하고, 상기 감광막패턴을 제거하는 단계를 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체패키지 기판 제조방법의 제6 실시 예는, 페브릭(fabric)과 레진으로 구성되며, 관통홀을 가진 코아와, 상기 관통홀 을 포함한 상기 코아의 양면에 형성되는 보호절연층과, 이 보호절연층 상에 형성된 동박층으로 구성된 원판 몸체를 제공하는 단계; 상기 원판 몸체의 관통홀 내에 있는 상기 보호절연층 및 동박층을 제거하여 비아홀을 형성하는 단계; 상기 비아홀을 포함한 상기 동박층 표면에 상기 비아홀을 매립하는 더미 동박층을 형성하는 단계; 상기 더미 동박층을 선택적으로 제거하는 단계; 및 상기 동박층을 패터닝하여 전기적으로 연결되는 회로패턴을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체패키지 기판 제조방법의 제7 실시 예는, 관통홀을 가진 코아와, 상기 코아의 관통홀을 포함한 양면에 형성된 보호절연층과, 상기 보호절연층 하면에 적층된 동박층으로 구성된 원판 몸체을 제공하는 단계; 상기 하부 동박층 상에 캐리어 동박층을 형성하는 단계; 상기 원판 몸체의 적어도 일면에 상기 보호절연층을 가공하여 비아홀을 형성하는 단계; 상기 비아홀를 포함한 상기 원판 몸체의 보호절연층 및 캐리어 동박층 상에 제1, 2 감광막을 각각 도포하는 단계; 상기 보호절연층 상에 도포된 제1 감광막을 패터닝하여 제1 감광막패턴을 형성하는 단계; 상기 제1 감광막패턴을 마스크로 상기 비아홀을 포함한 노출된 보호절연층 표면에 상기 비아홀을 매립하는 회로연결부와 제1 회로패턴을 형성하는 단계; 상기 제1 감광막패턴과 상기 캐리어 동박층과 함께 제2 감광막을 제거하는 단계; 및 상기 동박층을 선택적으로 패터닝하여 상기 회로연결부를 통해 상기 제1 회로패턴과 전기적으로 연결되는 제2 회로패턴을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
본 발명에 따른 반도체패키지 기판 및 그 제조방법에 따르면 기존의 반도체패키지 기판으로 사용하였던 고가의 실리콘웨이퍼 대신에 저가의 반도체패키지 기판을 사용함으로써 인터포저(interposer) 및 CIS/BSI 구조로 사용되는 반도체패키지 기판 비용을 절감시킬 수 있다.
도 1은 본 발명의 바람직한 실시 예에 따른 반도체패키지 기판의 개략적인 단면도이다.
도 2a 내지 도 2f는 본 발명의 제1 실시 예에 따른 반도체패키지 기판의 제조방법을 설명하기 위한 제조공정 단면도이다.
도 3a 내지 도 3f는 본 발명의 제2 실시 예에 따른 반도체패키지 기판의 제조방법을 설명하기 위한 제조공정 단면도이다.
도 4a 내지 도 4g는 본 발명의 제3 실시 예에 따른 반도체패키지 기판의 제조방법을 설명하기 위한 제조공정 단면도이다.
도 5a 내지 도 5i는 본 발명의 제4 실시 예에 따른 반도체패키지 기판의 제조방법을 설명하기 위한 제조공정 단면도이다.
도 6a 내지 도 6g는 본 발명의 제5 실시 예에 따른 반도체패키지 기판의 제조방법을 설명하기 위한 제조공정 단면도이다.
도 7a 내지 도 7g는 본 발명의 제6 실시 예에 따른 반도체패키지 기판의 제조방법을 설명하기 위한 제조공정 단면도이다.
도 8a 내지 도 8g는 본 발명의 제7 실시 예에 따른 반도체패키지 기판의 제조방법을 설명하기 위한 제조공정 단면도이다.
도 9a 내지 도 9g는 본 발명의 제8 실시 예에 따른 반도체패키지 기판의 제조방법을 설명하기 위한 제조공정 단면도이다.
이하, 본 발명의 바람직한 실시 예에 따른 반도체패키지 기판에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 바람직한 실시 예에 따른 반도체패키지 기판의 개략적인 단면도이다.
본 발명에 따른 반도체패키지 기판(100)은, 도 1에 도시된 바와 같이, 관통홀(미도시)을 가진 코아(101)와, 상기 코아(101)의 관통홀을 포함한 그 양면에 형성된 보호절연층(105)으로 구성된 원판몸체(110)와; 상기 원판몸체(110)의 코아 (101) 양면에 형성된 상기 보호절연층(105)에 이격되게 형성되고 상기 관통홀(미도시) 내에 형성된 비아홀(미도시, 도 2b의 부호 107 참조)에 매립된 회로연결부 (109)를 전기적으로 연결된 회로패턴(111a)을 포함하여 구성된다.
여기서, 상기 원판 몸체(110)는 탄소 페브릭(carbon fabric)에 PI 레진 (polyimide resin)이 함침된 가공재(prepreg), 글라스 페브릭(glass babrics)에 에폭시 레진(epoxy resin)이 함침된 가공재, 또는 LCP 페브릭(Liquid Crystal Polymer fabrics)에 LCP 레진(Liquid Crystal Polymer resin)이 함침된 가공재, Ni 합금을 사용하는 기판이다. 상기와 같이 구성하는 이유는 탄소 페브릭과 Ni 합금이 전기가 도통이 되므로, 이를 방지하기 위해 먼저 탄소 페브릭, Ni 합금 상태에서 큰 홀(large hole)을 가공하고 전기가 도통되지 않는 레진(resin)을 함침, 그 후 먼저 가공된 큰 홀 사이에 작은 홀(small hole)을 가공하여 전기가 도통되지 않게 하기 위함이다.
또한, 상기 코아(core)(101)는 탄소 페브릭(carbon fabric), 글라스 페브릭(glass babrics), LCP 페브릭(Liquid Crystal Polymer fabrics), 또는 Ni 합금을 사용한다.
그리고, 상기 보호절연층(105)은 LCP(Liquid Crystal Polymer) 또는 글라스 페브릭(glass barics)과, LCP 또는 PI, 또는 에폭시 수지(Expoxy Resin)가 함침되어 구성된 것이며, 관통홀이나 비아홀 내부 또는 회로패턴이 형성되지 않은 부분을 충진하기 용이한 반경화 상태의 프리프레그(Prepreg)이다. 이러한 프리프레그는 가열, 압축시에 경화되어 이후 공정에서 연마하기 용이한 상태가 된다.
더욱이, 상기 회로패턴(111a)은 보호절연층(105) 상에 형성된 동박층(copper layer)으로 구성된다. 상기 회로패턴(111a)은 무전해 도금 및 전해 도금방식에 의해 형성된다.
상기 구성으로 이루어지는 본 발명의 제1 실시 예에 따른 반도체패키지 기판 제조방법에 대해 도 2a 내지 도 2f를 참조하여 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 제1 실시 예에 따른 반도체패키지 기판의 제조방법을 설명하기 위한 제조공정 단면도이다.
도 2a에 도시된 바와 같이, 먼저 관통홀(미도시)을 가진 코아(101)와, 상기 코아(101)의 관통홀을 포함한 그 양면에 형성된 보호절연층(105)으로 구성된 원판몸체(110)를 준비한다. 이때, 상기 원판 몸체(110)는 탄소 페브릭(carbon fabric)에 PI 레진 (polyimide resin)이 함침된 가공재(prepreg), 글라스 페브릭(glass fabrics)에 에폭시 레진(epoxy resin)이 함침된 가공재, 또는 LCP 페브릭(Liquid Crystal Polymer fabrics)에 LCP 레진 (Liquid Crystal Polymer resin)이 함침된 가공재, Ni 합금(alloy)을 사용하는 기판이다. 특히, 상기 원판 몸체(110)를 상기와 같은 재질들로 구성하는 이유는 탄소 페브릭과 Ni 합금이 전기가 도통이 되므로, 이를 방지하기 위해 먼저 탄소 페브릭, Ni 합금 상태에서 큰 홀(large hole)을 가공하고 전기가 도통되지 않는 레진(resin)을 함침, 그 후 먼저 가공된 큰 홀 사이에 작은 홀(small hole)을 가공하여 전기가 도통되지 않게 하기 위함이다.
또한, 상기 원판 몸체(110)를 구성하는 코아(core)(101)로는 탄소 페브릭 (carbon fabric), 글라스 페브릭(glass babrics), LCP 페브릭(Liquid Crystal Polymer fabrics), 또는 Ni 합금을 사용한다.
그리고, 상기 보호절연층(105)은 LCP(Liquid Crystal Polymer) 또는 글라스 페브릭(glass barics)과, LCP 또는 PI, 또는 에폭시 수지(Expoxy Resin)가 함침되어 구성된 것이며, 관통홀이나 비아홀 내부 또는 회로패턴이 형성되지 않은 부분을 충진하기 용이한 반경화 상태의 프리프레그(Prepreg)이다. 이러한 프리프레그는 가열, 압축시에 경화되어 이후 공정에서 연마하기 용이한 상태가 된다.
그 다음, 도 2b에 도시된 바와 같이, 상기 원판 몸체(110)의 적어도 일면에 비아홀(107)을 형성한다. 이때, 상기 비아홀(107)은 레이저 또는 CNC 드릴 (Computer Numerical Control Drill)을 사용하여 형성하는데, 상기 원판 몸체(110)를 구성하는 코아 (101)의 관통홀(미도시) 내에 매립된 보호절연층(105)에 형성한다.
또한, 상기 비아홀(107)은 CNC 드릴(Computer Numerical Control Drill)을 사용하여 사전에 설정된 위치, 즉 상기 관통홀(미도시)의 위치에 따라 형성하는 방법을 사용할 수 있다.
이어서, 도 2c에 도시된 바와 같이, 구리(cu) 또는 실버 페이스트(silver paste)를 상기 비아홀(107) 내부에 채우고, 진공(vaccum) 상태에서 용융(melting)/냉각(cooling)하여 회로연결부(109)를 형성한다.
그 다음, 도 2d에 도시된 바와 같이, 상기 회로연결부(109)를 포함한 상기 보호절연층(105) 상에 동(copper)을 이용한 도금 공정을 실시하여 동박층(copper layer)(111)을 형성한다. 이때, 상기 도금 공정은 무전해 도금 공정 및 전해 도금 공정을 혼합하여 실시하는 것이 바람직하다. 특히, 상기 동박층(111) 형성시에, 상기 보호절연층(105) 상에 전해 도금을 수행할 수 없기 때문에 상기 보호절연층 (105) 표면에 1차로 무전해 도금공정을 수행한 후, 상기 비아홀(107) 내에 형성된 회로연결부(109) 표면에서는 전해 도금 공정을 수행하여 상기 회로연결부(109)와 보호절연층(105)을 완전히 덮는 동박층(111)을 형성하게 된다.
상기 원판몸체(110)의 상하부에 형성되는 상기 상하 동박층(111)은 상기 회로연결부(109)를 통해 상호 연결된다. 상기 동박 적층 원판의 종류는 그 용도에 따라 유리섬유와 에폭시 레진의 결합체, 유리섬유와 PI 레진의 결합체, 탄소섬유와 LCP 레진의 결합체, LCP 섬유와 LCP 레진의 결합체, Ni 합금과 에폭시 레진의 결합체 등의 여러 가지가 있다.
이어서, 도면에는 도시하지 않았지만, 상기 상하 동박층(111) 상에 드라이 필름(dry film)인 감광막(미도시, photoresist)을 도포한다.
그 다음, 도 2e에 도시된 바와 같이, 소정 패턴이 정의된 마스크(미도시)를 이용한 포토리쏘그라피 공정기술을 통해 상기 감광막(미도시)을 노광 및 현상하여 소정의 패턴 형태의 감광막패턴(113)을 형성한다.
이어서, 도 2f에 도시된 바와 같이, 상기 감광막패턴(113)을 마스크로 상기 상하 동박층(111)을 선택적으로 식각하여 회로패턴(111a)을 형성하고, 상기 감광막패턴(113)을 제거함으로써 본 발명의 제1 실시 예에 따른 반도체 패키지 기판(100) 제조공정을 완료하게 된다.
본 발명의 제2 실시 예에 따른 반도체패키지 기판 제조방법에 대해 도 3a 내지 도 3f를 참조하여 설명하면 다음과 같다.
도 3a 내지 도 3f는 본 발명의 제2 실시 예에 따른 반도체패키지 기판의 제조방법을 설명하기 위한 제조공정 단면도이다.
도 3a에 도시된 바와 같이, 먼저 관통홀(미도시)을 가진 코아(201)와, 상기 코아(201)의 관통홀을 포함한 그 양면에 형성된 보호절연층(205)으로 구성된 원판 몸체(210)를 준비한다. 이때, 상기 원판 몸체(210)는 탄소 페브릭(carbon fabric)에 PI 레진 (polyimide resin)이 함침된 가공재(prepreg), 글라스 페브릭(glass babrics)에 에폭시 레진(epoxy resin)이 함침된 가공재, 또는 LCP 페브릭(Liquid Crystal Polymer fabrics)에 LCP 레진 (Liquid Crystal Polymer resin)이 함침된 가공재, Ni 합금(alloy)을 사용하는 기판이다. 특히, 상기 원판 몸체(110)를 상기와 같은 재질들로 구성하는 이유는 탄소 페브릭과 Ni 합금이 전기가 도통이 되므로, 이를 방지하기 위해 먼저 탄소 페브릭, Ni 합금 상태에서 큰 홀(large hole)을 가공하고 전기가 도통되지 않는 레진(resin)을 함침, 그 후 먼저 가공된 큰 홀 사이에 작은 홀(small hole)을 가공하여 전기가 도통되지 않게 하기 위함이다.
또한, 상기 원판 몸체(210)를 구성하는 코아(core)(201)로는 탄소 페브릭 (carbon fabric), 글라스 페브릭(glass fabrics), LCP 페브릭(Liquid Crystal Polymer fabrics), 또는 Ni 합금을 사용한다.
그리고, 상기 보호절연층(205)은 LCP(Liquid Crystal Polymer) 또는 글라스 페브릭(glass barics)과, LCP 또는 PI, 또는 에폭시 수지(Expoxy Resin)가 함침되어 구성된 것이며, 관통홀이나 비아홀 내부 또는 회로패턴이 형성되지 않은 부분을 충진하기 용이한 반경화 상태의 프리프레그(Prepreg)이다. 이러한 프리프레그는 가열, 압축시에 경화되어 이후 공정에서 연마하기 용이한 상태가 된다.
그 다음, 도 3b에 도시된 바와 같이, 상기 원판 몸체(210)의 적어도 일면에 비아홀(207)을 형성한다. 이때, 상기 비아홀(207)은 레이저, 또는 CNC 드릴 (Computer Numerical Control Drill)을 사용하여 형성하는데, 상기 원판 몸체(210)를 구성하는 코아 (201)의 관통홀(미도시) 내에 매립된 보호절연층(205)에 형성한다.
또한, 상기 비아홀(207)은 CNC 드릴(Computer Numerical Control Drill)을 사용하여 사전에 설정된 위치, 즉 상기 관통홀(미도시)의 위치에 따라 형성하는 방법을 사용할 수 있다.
이어서, 도 3c에 도시된 바와 같이, 상기 비아홀(207)를 포함한 상기 보호절연층(205) 상에 동(copper)을 이용한 도금 공정을 실시하여 상기 비아홀(207)이 매립될 때까지 동박층(copper layer)(209)을 약 10∼50μm 두께로 형성한다. 이때, 상기 동박층(209)의 두께는 상기 두께로 한정되는 것은 아니고, 필요에 따라 적정 두께로 형성 가능하다. 또한, 상기 도금 공정은 무전해 도금 공정 및 전해 도금 공정을 혼합하여 실시하는 것이 바람직하다. 이는 상기 동박층(209) 형성시에, 상기 보호절연층(205)이 절연 특성을 갖고 있어 전해 도금을 수행할 수 없기 때문에 1차로 무전해 도금공정을 수행한 후, 상기 동박층(209)에서는 전해 도금 공정을 수행한다. 또한, 상기 동박 적층 원판의 종류는 그 용도에 따라 유리섬유와 에폭시 레진의 결합체, 유리섬유와 PI 레진의 결합체, 탄소섬유와 LCP 레진의 결합체, LCP 섬유와 LCP 레진의 결합체, Ni 합금과 에폭시 레진의 결합체 등의 여러 가지가 있다.
그 다음, 도 3d에 도시된 바와 같이, 상기 동박층(209)의 일부 두께, 예를 들어 5∼7 μm 까지 남도록 하프 식각(half etching) 및 소프트 식각(soft etching) 공정을 실시한다.
이어서, 도면에는 도시하지 않았지만, 상기 상하 동박층(209) 상에 드라이 필름(dry film)인 감광막(미도시, photoresist)을 도포한다.
그 다음, 도 3e에 도시된 바와 같이, 소정 패턴이 정의된 마스크(미도시)를 이용한 포토리쏘그라피 공정기술을 통해 상기 감광막(미도시)을 노광 및 현상하여 소정의 패턴 형태의 감광막패턴(211)을 형성한다.
이어서, 도 3f에 도시된 바와 같이, 상기 감광막패턴(211)을 마스크로 상기 상하 동박층(209)을 선택적으로 식각하여 회로패턴(209a)을 형성하고, 상기 감광막패턴(211)을 제거함으로써 본 발명의 제2 실시 예에 따른 반도체 패키지 기판(200) 제조공정을 완료하게 된다.
본 발명의 제3 실시 예에 따른 반도체패키지 기판 제조방법에 대해 도 4a 내지 도 4g를 참조하여 설명하면 다음과 같다.
도 4a 내지 도 4g는 본 발명의 제3 실시 예에 따른 반도체패키지 기판의 제조방법을 설명하기 위한 제조공정 단면도이다.
도 4a에 도시된 바와 같이, 먼저 관통홀(미도시)을 가진 코아(301)와, 상기 코아(301)의 관통홀을 포함한 그 양면에 형성된 보호절연층(303)과, 상기 보호절연층(303) 상에 적층된 동박층(305) 및 캐리어 동박층(307)으로 구성된 원판몸체 (310)를 준비한다. 이때, 상기 원판 몸체(310)는 탄소 페브릭(carbon fabric)에 PI 레진 (polyimide resin)이 함침된 가공재(prepreg), 글라스 페브릭(glass babrics)에 에폭시 레진(epoxy resin)이 함침된 가공재, 또는 LCP 페브릭(Liquid Crystal Polymer fabrics)에 LCP 레진 (Liquid Crystal Polymer resin)이 함침된 가공재, Ni 합금(alloy)을 사용하는 기판이다. 특히, 상기 원판 몸체(310)를 상기와 같은 재질들로 구성하는 이유는 탄소 페브릭과 Ni 합금이 전기가 도통이 되므로, 이를 방지하기 위해 먼저 탄소 페브릭, Ni 합금 상태에서 큰 홀(large hole)을 가공하고 전기가 도통되지 않는 레진(resin)을 함침, 그 후 먼저 가공된 큰 홀 사이에 작은 홀(small hole)을 가공하여 전기가 도통되지 않게 하기 위함이다.
또한, 상기 원판 몸체(310)를 구성하는 코아(core)(301)로는 탄소 페브릭 (carbon fabric), 글라스 페브릭(glass fabrics), LCP 페브릭(Liquid Crystal Polymer fabrics), 또는 Ni 합금을 사용한다.
그리고, 상기 보호절연층(305)은 LCP(Liquid Crystal Polymer) 또는 글라스 페브릭(glass barics)과, LCP 또는 PI, 또는 에폭시 수지(Expoxy Resin)가 함침되어 구성된 것이며, 관통홀이나 비아홀 내부 또는 회로패턴이 형성되지 않은 부분을 충진하기 용이한 반경화 상태의 프리프레그(Prepreg)이다. 이러한 프리프레그는 가열, 압축시에 경화되어 이후 공정에서 연마하기 용이한 상태가 된다.
그 다음, 도 4b에 도시된 바와 같이, 상기 원판 몸체(310)의 적어도 일면에 비아홀(309)을 형성한다. 이때, 상기 비아홀(309)은 레이저, 또는 CNC 드릴 (Computer Numerical Control Drill)을 사용하여 형성하는데, 상기 원판 몸체(310)를 구성하는 코아 (301)의 관통홀(미도시) 내에 매립된 보호절연층(305)과 동박층(105) 및 캐리어 동박층(307)에 형성한다.
또한, 상기 비아홀(309)은 CNC 드릴(Computer Numerical Control Drill)을 사용하여 사전에 설정된 위치, 즉 상기 관통홀(미도시)의 위치에 따라 형성하는 방법을 사용할 수 있다.
이어서, 도 4c에 도시된 바와 같이, 상기 비아홀(307)를 포함한 상기 상하 캐리어 동박층(307) 상에 동(copper)을 이용한 도금 공정을 실시하여 상기 비아홀(307)이 매립될 때까지 더미 동박층(dummy copper layer)(311)을 약 10∼50μm 두께로 형성한다. 이때, 상기 더미 동박층(311)의 두께는 상기 두께로 한정되는 것은 아니고, 필요에 따라 적정 두께로 형성 가능하다. 또한, 상기 도금 공정은 무전해 도금 공정 및 전해 도금 공정을 혼합하여 실시하는 것이 바람직하다. 이는 상기 더미 동박층(311) 형성시에, 상기 비아홀(309) 측벽의 보호절연층(303)이 절연 특성을 갖고 있어 전해 도금을 수행할 수 없기 때문에 1차로 무전해 도금공정을 수행한 후, 상기 캐리어 동박층(307)에서는 전해 도금 공정을 수행한다. 또한, 상기 동박 적층 원판의 종류는 그 용도에 따라 유리섬유와 에폭시 레진의 결합체, 유리섬유와 PI 레진의 결합체, 탄소섬유와 LCP 레진의 결합체, LCP 섬유와 LCP 레진의 결합체, Ni 합금과 에폭시 레진의 결합체 등의 여러 가지가 있다.
그 다음, 도 4d에 도시된 바와 같이, 상기 캐리어 동박층(307)의 일부 두께, 예를 들어 10∼20μm 정도 남을 때까지 하프 식각(half etching) 및 소프트 식각 (soft etching) 공정을 실시하여 상기 더미 동박층(311)과 캐리어 동박층(307) 일부를 식각한다.
이어서, 도 4e에 도시된 바와 같이, 잔류하는 캐리어 동박층(307)을 완전히 제거한다.
그 다음, 도 4f에 도시된 바와 같이, 상기 비아홀(309) 내에 매립된 더미 동박층(311)의 돌출된 부분을 소프트 식각 (soft etching) 공정 또는 벨트 샌딩(belt sanding) 공정을 통해 제거하여 회로연결부(311a)를 형성한다.
이어서, 도면에는 도시하지 않았지만, 상기 상하 동박층(305) 상에 드라이 필름(dry film)인 감광막(미도시, photoresist)을 도포한다.
그 다음, 도면에는 도시하지 않았지만, 소정 패턴이 정의된 마스크(미도시)를 이용한 포토리쏘그라피 공정기술을 통해 상기 감광막(미도시)을 노광 및 현상하여 소정의 패턴 형태의 감광막패턴(미도시)을 형성한다.
이어서, 도 4g에 도시된 바와 같이, 상기 감광막패턴(미도시)을 마스크로 상기 상하 동박층(305)을 선택적으로 식각하여 회로패턴(305a)을 형성하고, 상기 감광막패턴(미도시)을 제거함으로써 본 발명의 제3 실시 예에 따른 반도체 패키지 기판(300) 제조공정을 완료하게 된다.
본 발명의 제4 실시 예에 따른 반도체패키지 기판 제조방법에 대해 도 5a 내지 도 5i를 참조하여 설명하면 다음과 같다.
도 5a 내지 도 5i는 본 발명의 제4 실시 예에 따른 반도체패키지 기판의 제조방법을 설명하기 위한 제조공정 단면도이다.
도 5a에 도시된 바와 같이, 먼저 관통홀(미도시)을 가진 코아(401)와, 상기 코아(401)의 관통홀을 포함한 그 양면에 형성된 보호절연층(403)과, 상기 보호절연층(403) 상에 형성된 동박층(405)으로 구성된 원판몸체(410)를 준비한다. 이때, 상기 원판 몸체(410)는 탄소 페브릭(carbon fabric)에 PI 레진 (polyimide resin)이 함침된 가공재(prepreg), 글라스 페브릭(glass babrics)에 에폭시 레진(epoxy resin)이 함침된 가공재, 또는 LCP 페브릭(Liquid Crystal Polymer fabrics)에 LCP 레진 (Liquid Crystal Polymer resin)이 함침된 가공재, Ni 합금(alloy)을 사용하는 기판이다. 특히, 상기 원판 몸체(410)를 상기와 같은 재질들로 구성하는 이유는 탄소 페브릭과 Ni 합금이 전기가 도통이 되므로, 이를 방지하기 위해 먼저 탄소 페브릭, Ni 합금 상태에서 큰 홀(large hole)을 가공하고 전기가 도통되지 않는 레진(resin)을 함침, 그 후 먼저 가공된 큰 홀 사이에 작은 홀(small hole)을 가공하여 전기가 도통되지 않게 하기 위함이다.
또한, 상기 원판 몸체(410)를 구성하는 코아(core)(401)로는 탄소 페브릭 (carbon fabric), 글라스 페브릭(glass fabrics), LCP 페브릭(Liquid Crystal Polymer fabrics), 또는 Ni 합금을 사용한다.
그리고, 상기 보호절연층(403)은 LCP(Liquid Crystal Polymer) 또는 글라스 페브릭(glass barics)과, LCP 또는 PI, 또는 에폭시 수지(Expoxy Resin)가 함침되어 구성된 것이며, 관통홀이나 비아홀 내부 또는 회로패턴이 형성되지 않은 부분을 충진하기 용이한 반경화 상태의 프리프레그(Prepreg)이다. 이러한 프리프레그는 가열, 압축시에 경화되어 이후 공정에서 연마하기 용이한 상태가 된다.
이어서, 도 5b에 도시된 바와 같이, 상기 원판 몸체(410)의 상하 동박층 (405) 상에 감광막(407)과 캐리어 박막(carrier film)(409)을 차례로 적층한다.
그 다음, 도 5c에 도시된 바와 같이, 상기 원판 몸체(410)의 적어도 일면에 비아홀(411)을 형성한다. 이때, 상기 비아홀(411)은 레이저, 또는 CNC 드릴 (Computer Numerical Control Drill)을 사용하여 형성하는데, 상기 원판 몸체(410)를 구성하는 코아 (401)의 관통홀(미도시) 내에 매립된 보호절연층(403), 동박층(405), 감광막(407) 및 캐리어 박막(carrier film)(409)을 상하 관통하여 형성한다.
또한, 상기 비아홀(411)은 CNC 드릴(Computer Numerical Control Drill)을 사용하여 사전에 설정된 위치, 즉 상기 관통홀(미도시)의 위치에 따라 형성하는 방법을 사용할 수 있다.
이어서, 도 5d에 도시된 바와 같이, 상기 비아홀(411)를 포함한 상기 상하 캐리어 박막(409) 상에 동(copper)을 이용한 도금 공정을 실시하여 더미 동박층 더미 동박층(dummy copper layer)(413)을 형성한다. 이때, 상기 도금 공정은 무전해 도금 공정으로 실시하는 것이 바람직하다.
그 다음, 도 5e에 도시된 바와 같이, 상기 감광막(407) 위에 있는 캐리어박막(409)을 떼어 냄으로써 그 위의 더미 동박층(413)도 함께 제거된다.
이어서, 도 5f에 도시된 바와 같이, 동(copper)을 이용한 전해 도금 공정을 실시하여 상기 비아홀(411)을 매립하는 회로연결부(415)를 형성한다.
그 다음, 도 5g에 도시된 바와 같이, 상기 회로연결부(415)를 형성한 후 상기 감광막(407)을 제거한다.
이어서, 도 5h에 도시된 바와 같이, 상기 비아홀(411) 내에 매립된 회로연결부(415)의 돌출된 부분을 소프트 식각 (soft etching) 공정 또는 벨트 샌딩(belt sanding) 공정을 통해 제거하여 회로연결패턴(415a)를 형성한다.
이어서, 도면에는 도시하지 않았지만, 상기 상하 동박층(305) 및 회로연결패턴(415a) 상에 드라이 필름(dry film)인 감광막(미도시, photoresist)을 도포한다.
그 다음, 도 5h에 도시된 바와 같이, 소정 패턴이 정의된 마스크(미도시)를 이용한 포토리쏘그라피 공정기술을 통해 상기 감광막(미도시)을 노광 및 현상하여 소정의 패턴 형태의 감광막패턴(417)을 형성한다.
이어서, 도 5i에 도시된 바와 같이, 상기 감광막패턴(미도시)을 마스크로 상기 상하 동박층(405)을 선택적으로 식각하여 회로패턴(405a)을 형성하고, 상기 감광막패턴(417)을 제거함으로써 본 발명의 제4 실시 예에 따른 반도체 패키지 기판 (400) 제조공정을 완료하게 된다.
한편, 본 발명의 제5 실시 예에 따른 반도체패키지 기판 제조방법에 대해 도 6a 내지 도 6g를 참조하여 설명하면 다음과 같다.
도 6a 내지 도 6g는 본 발명의 제5 실시 예에 따른 반도체패키지 기판의 제조방법을 설명하기 위한 제조공정 단면도이다.
도 6a에 도시된 바와 같이, 먼저 관통홀(미도시)을 가진 코아(501)와, 상기 코아(501)의 관통홀을 포함한 그 양면에 형성된 보호절연층(503)과, 상기 보호절연층(503) 상에 형성된 동박층(505)으로 구성된 원판몸체(510)를 준비한다. 이때, 상기 원판 몸체(510)는 탄소 페브릭(carbon fabric)에 PI 레진 (polyimide resin)이 함침된 가공재(prepreg), 글라스 페브릭(glass babrics)에 에폭시 레진(epoxy resin)이 함침된 가공재, 또는 LCP 페브릭(Liquid Crystal Polymer fabrics)에 LCP 레진 (Liquid Crystal Polymer resin)이 함침된 가공재, Ni 합금(alloy)을 사용하는 기판이다. 특히, 상기 원판 몸체(410)를 상기와 같은 재질들로 구성하는 이유는 탄소 페브릭과 Ni 합금이 전기가 도통이 되므로, 이를 방지하기 위해 먼저 탄소 페브릭, Ni 합금 상태에서 큰 홀(large hole)을 가공하고 전기가 도통되지 않는 레진(resin)을 함침, 그 후 먼저 가공된 큰 홀 사이에 작은 홀(small hole)을 가공하여 전기가 도통되지 않게 하기 위함이다.
또한, 상기 원판 몸체(510)를 구성하는 코아(core)(501)로는 탄소 페브릭 (carbon fabric), 글라스 페브릭(glass fabrics), LCP 페브릭(Liquid Crystal Polymer fabrics), 또는 Ni 합금을 사용한다.
그리고, 상기 보호절연층(503)은 LCP(Liquid Crystal Polymer) 또는 글라스 페브릭(glass barics)과, LCP 또는 PI, 또는 에폭시 수지(Expoxy Resin)가 함침되어 구성된 것이며, 관통홀이나 비아홀 내부 또는 회로패턴이 형성되지 않은 부분을 충진하기 용이한 반경화 상태의 프리프레그(Prepreg)이다. 이러한 프리프레그는 가열, 압축시에 경화되어 이후 공정에서 연마하기 용이한 상태가 된다.
이어서, 도 6b에 도시된 바와 같이, 상기 원판 몸체(510)의 적어도 일면에 비아홀(507)을 형성한다. 이때, 상기 비아홀(507)은 레이저, 또는 CNC 드릴 (Computer Numerical Control Drill)을 사용하여 형성하는데, 상기 원판 몸체(510)를 구성하는 코아 (501)의 관통홀(미도시) 내에 매립된 보호절연층(503) 및 동박층(505)을 상하 관통하여 형성한다. 또한, 상기 비아홀(511)은 CNC 드릴(Computer Numerical Control Drill)을 사용하여 사전에 설정된 위치, 즉 상기 관통홀(미도시)의 위치에 따라 형성하는 방법을 사용할 수 있다.
그 다음, 도 6c에 도시된 바와 같이, 상기 비아홀(507)을 포함한 상기 상하 동박층(505) 상에 동(copper)을 이용한 도금 공정을 실시하여 더미 동박층(dummy copper layer)(509)을 형성한다. 이때, 상기 도금 공정은 무전해 및 전해 동 도금 공정으로 실시한다. 이는 상기 더미 동박층(509) 형성시에, 상기 비아홀(507) 측벽의 보호절연층(503)이 절연 특성을 갖고 있어 전해 도금을 수행할 수 없기 때문에 1차로 무전해 도금공정을 수행한 후, 상기 동박층(505)에서는 전해 도금 공정을 수행한다. 또한, 상기 더미 동박층(509)은 상기 동박층(505) 상부 및 비아홀(507)의 측벽에 형성된다.
이어서, 도 6d에 도시된 바와 같이, 상기 상하 더미 동박층(509) 상에 감광막(미도시)을 도포한 후, 소정 패턴이 정의된 마스크(미도시)를 이용한 포토리쏘그라피 공정기술을 통해 상기 감광막(미도시)을 노광 및 현상하여 소정의 패턴 형태의 감광막패턴(417)을 형성한다. 이때, 감광막패턴(417) 형성시에, 상기 비아홀 (507)과 오버랩되는 감광막(미도시)도 제거된다.
그 다음, 도 6e에 도시된 바와 같이, 상기 감광막패턴(417)을 마스크로 동을 이용한 도금 공정을 실시하여 상기 노출된 비아홀(507)을 매립하는 회로연결부 (513)을 형성한다. 이때, 상기 동을 이용한 도금 공정은 전해 동 도금 공정으로 실시한다.
이어서, 도 6f에 도시된 바와 같이, 상기 감광막패턴(417)을 제거한 후 상기 회로연결부(513)의 돌출된 부분과 함께 더미 동박층(509)을 소프트 식각 (soft etching) 공정 또는 벨트 샌딩(belt sanding) 공정을 통해 제거한다.
그 다음, 도면에는 도시하지 않았지만, 상기 상하 동박층(505) 및 회로연결부(513) 상에 드라이 필름(dry film)인 감광막(미도시, photoresist)을 도포한다.
이어서, 도면에는 도시하지 않았지만, 소정 패턴이 정의된 마스크(미도시)를 이용한 포토리쏘그라피 공정기술을 통해 상기 감광막(미도시)을 노광 및 현상하여 소정의 패턴 형태의 감광막패턴(미도시)을 형성한다.
이어서, 도 6g에 도시된 바와 같이, 상기 감광막패턴(미도시)을 마스크로 상기 상하 동박층(505)을 선택적으로 식각하여 회로패턴(505a)을 형성하고, 상기 감광막패턴(미도시)을 제거함으로써 본 발명의 제5 실시 예에 따른 반도체 패키지 기판 (500) 제조공정을 완료하게 된다.
본 발명의 제6 실시 예에 따른 반도체패키지 기판 제조방법에 대해 도 7a 내지 도 7g를 참조하여 설명하면 다음과 같다.
도 7a 내지 도 7g는 본 발명의 제6 실시 예에 따른 반도체패키지 기판의 제조방법을 설명하기 위한 제조공정 단면도이다.
도 7a에 도시된 바와 같이, 먼저 관통홀(미도시)을 가진 코아(601)와, 상기 코아(601)의 관통홀을 포함한 그 양면에 형성된 보호절연층(603)과, 상기 보호절연층(603) 상에 적층된 동박층(605)으로 구성된 원판 몸체(610)를 준비한다. 이때, 상기 원판 몸체(610)는 탄소 페브릭(carbon fabric)에 PI 레진 (polyimide resin)이 함침된 가공재(prepreg), 글라스 페브릭(glass babrics)에 에폭시 레진(epoxy resin)이 함침된 가공재, 또는 LCP 페브릭(Liquid Crystal Polymer fabrics)에 LCP 레진 (Liquid Crystal Polymer resin)이 함침된 가공재, Ni 합금(alloy)을 사용하는 기판이다. 특히, 상기 원판 몸체(310)를 상기와 같은 재질들로 구성하는 이유는 탄소 페브릭과 Ni 합금이 전기가 도통이 되므로, 이를 방지하기 위해 먼저 탄소 페브릭, Ni 합금 상태에서 큰 홀(large hole)을 가공하고 전기가 도통되지 않는 레진(resin)을 함침, 그 후 먼저 가공된 큰 홀 사이에 작은 홀(small hole)을 가공하여 전기가 도통되지 않게 하기 위함이다.
또한, 상기 원판 몸체(610)를 구성하는 코아(core)(601)로는 탄소 페브릭 (carbon fabric), 글라스 페브릭(glass fabrics), LCP 페브릭(Liquid Crystal Polymer fabrics), 또는 Ni 합금을 사용한다.
그리고, 상기 보호절연층(603)은 LCP(Liquid Crystal Polymer) 또는 글라스 페브릭(glass barics)과, LCP 또는 PI, 또는 에폭시 수지(Expoxy Resin)가 함침되어 구성된 것이며, 관통홀이나 비아홀 내부 또는 회로패턴이 형성되지 않은 부분을 충진하기 용이한 반경화 상태의 프리프레그(Prepreg)이다. 이러한 프리프레그는 가열, 압축시에 경화되어 이후 공정에서 연마하기 용이한 상태가 된다.
그 다음, 도 7b에 도시된 바와 같이, 상기 원판 몸체(610)의 적어도 일면에 비아홀(607)을 형성한다. 이때, 상기 비아홀(607)은 레이저, 또는 CNC 드릴 (Computer Numerical Control Drill)을 사용하여 형성하는데, 상기 원판 몸체(610)를 구성하는 코아 (601)의 관통홀(미도시) 내에 매립된 보호절연층(603)과 동박층(605)에 형성한다.
또한, 상기 비아홀(607)은 CNC 드릴(Computer Numerical Control Drill)을 사용하여 사전에 설정된 위치, 즉 상기 관통홀(미도시)의 위치에 따라 형성하는 방법을 사용할 수 있다.
이어서, 도 7c에 도시된 바와 같이, 상기 비아홀(607)를 포함한 상기 상하 동박층(605) 상에 동(copper)을 이용한 도금 공정을 실시하여 상기 비아홀(607)이 매립될 때까지 더미 동박층(dummy copper layer)(609)을 형성한다. 이때, 상기 도금 공정은 무전해 도금 공정 및 전해 도금 공정을 혼합하여 실시하는 것이 바람직하다. 이는 상기 더미 동박층(609) 형성시에, 상기 비아홀(607) 측벽의 보호절연층 (603)이 절연 특성을 갖고 있어 전해 도금을 수행할 수 없기 때문에 1차로 무전해 도금공정을 수행한 후, 상기 동박층(605)에서는 전해 도금 공정을 수행한다. 또한, 상기 동박 적층 원판의 종류는 그 용도에 따라 유리섬유와 에폭시 레진의 결합체, 유리섬유와 PI 레진의 결합체, 탄소섬유와 LCP 레진의 결합체, LCP 섬유와 LCP 레진의 결합체, Ni 합금과 에폭시 레진의 결합체 등의 여러 가지가 있다.
그 다음, 도 7d에 도시된 바와 같이, 상기 보호절연층(603)의 표면이 노출될 때까지 상기 더미 동박층(609) 및 동박층(605)을 식각 공정 및 연마(grinding) 공정을 통해 제거한다. 이때, 상기 비아홀(607) 내부에는 더미 동박층(609) 일부가 매립된 상태로 남게 되어 회로연결부(609a)를 형성한다.
이어서, 도면에는 도시하지 않았지만, 상기 노출된 상하 보호절연층(603) 및 회로연결부(609a) 상에 드라이 필름(dry film)인 감광막(미도시, photoresist)을 도포한다.
그 다음, 도 7e에 도시된 바와 같이, 소정 패턴이 정의된 마스크(미도시)를 이용한 포토리쏘그라피 공정기술을 통해 상기 감광막(미도시)을 노광 및 현상하여 소정의 패턴 형태의 감광막패턴(611)을 형성한다. 이때, 상기 감광막패턴(611) 형성시에 상기 비아홀(607) 내부의 회로연결부(609a) 상부의 감광막(미도시) 부분은 식각된다.
이어서, 도 4f 및 도 4g에 도시된 바와 같이, 상기 감광막패턴(611)을 마스크로 동을 이용한 도금 공정을 실시하여 상기 감광막(611) 사이의 보호절연층(603) 및 회로연결부(609a) 표면에 회로패턴(613)을 형성하고, 상기 감광막패턴(611)을 제거함으로써 본 발명의 제6 실시 예에 따른 반도체 패키지 기판(600) 제조공정을 완료하게 된다. 이때, 상기 상하 회로패턴들(613)은 상기 회로연결부(609a)를 통해 전기적으로 연결된다.
본 발명의 제7 실시 예에 따른 반도체패키지 기판 제조방법에 대해 도 8a 내지 도 8g를 참조하여 설명하면 다음과 같다.
도 8a 내지 도 8g는 본 발명의 제7 실시 예에 따른 반도체패키지 기판의 제조방법을 설명하기 위한 제조공정 단면도이다.
도 8a에 도시된 바와 같이, 먼저 관통홀(미도시)을 가진 코아(701)와, 상기 코아(701)의 관통홀을 포함한 그 양면에 형성된 보호절연층(703)과, 상기 보호절연층(703) 상에 적층된 동박층(705)으로 구성된 원판 몸체(710)를 준비한다. 이때, 상기 원판 몸체(710)는 탄소 페브릭(carbon fabric)에 PI 레진 (polyimide resin)이 함침된 가공재(prepreg), 글라스 페브릭(glass babrics)에 에폭시 레진(epoxy resin)이 함침된 가공재, 또는 LCP 페브릭(Liquid Crystal Polymer fabrics)에 LCP 레진 (Liquid Crystal Polymer resin)이 함침된 가공재, Ni 합금(alloy)을 사용하는 기판이다. 특히, 상기 원판 몸체(710)를 상기와 같은 재질들로 구성하는 이유는 탄소 페브릭과 Ni 합금이 전기가 도통이 되므로, 이를 방지하기 위해 먼저 탄소 페브릭, Ni 합금 상태에서 큰 홀(large hole)을 가공하고 전기가 도통되지 않는 레진(resin)을 함침, 그 후 먼저 가공된 큰 홀 사이에 작은 홀(small hole)을 가공하여 전기가 도통되지 않게 하기 위함이다.
또한, 상기 원판 몸체(710)를 구성하는 코아(core)(701)로는 탄소 페브릭 (carbon fabric), 글라스 페브릭(glass fabrics), LCP 페브릭(Liquid Crystal Polymer fabrics), 또는 Ni 합금을 사용한다.
그리고, 상기 보호절연층(703)은 LCP(Liquid Crystal Polymer) 또는 글라스 페브릭(glass barics)과, LCP 또는 PI, 또는 에폭시 수지(Expoxy Resin)가 함침되어 구성된 것이며, 관통홀이나 비아홀 내부 또는 회로패턴이 형성되지 않은 부분을 충진하기 용이한 반경화 상태의 프리프레그(Prepreg)이다. 이러한 프리프레그는 가열, 압축시에 경화되어 이후 공정에서 연마하기 용이한 상태가 된다.
그 다음, 도 8b에 도시된 바와 같이, 상기 원판 몸체(710)의 적어도 일면에 비아홀(707)을 형성한다. 이때, 상기 비아홀(707)은 레이저, 또는 CNC 드릴 (Computer Numerical Control Drill)을 사용하여 형성하는데, 상기 원판 몸체(710)를 구성하는 코아 (701)의 관통홀(미도시) 내에 매립된 보호절연층(703)과 동박층(705)에 형성한다.
또한, 상기 비아홀(707)은 CNC 드릴(Computer Numerical Control Drill)을 사용하여 사전에 설정된 위치, 즉 상기 관통홀(미도시)의 위치에 따라 형성하는 방법을 사용할 수 있다.
이어서, 도 8c에 도시된 바와 같이, 상기 비아홀(707)를 포함한 상기 상하 동박층(705) 상에 동(copper)을 이용한 도금 공정을 실시하여 상기 비아홀(707)이 매립될 때까지 더미 동박층(dummy copper layer)(709)을 형성한다. 이때, 상기 도금 공정은 무전해 도금 공정 및 전해 도금 공정을 혼합하여 실시하는 것이 바람직하다. 이는 상기 더미 동박층(709) 형성시에, 상기 비아홀(707) 측벽의 보호절연층 (703)이 절연 특성을 갖고 있어 전해 도금을 수행할 수 없기 때문에 1차로 무전해 도금공정을 수행한 후, 상기 동박층(705)에서는 전해 도금 공정을 수행한다. 또한, 상기 동박 적층 원판의 종류는 그 용도에 따라 유리섬유와 에폭시 레진의 결합체, 유리섬유와 PI 레진의 결합체, 탄소섬유와 LCP 레진의 결합체, LCP 섬유와 LCP 레진의 결합체, Ni 합금과 에폭시 레진의 결합체 등의 여러 가지가 있다.
그 다음, 도 8d에 도시된 바와 같이, 상기 동박층(705)의 표면이 노출될 때까지 상기 더미 동박층(709)을 하프 식각(half etching) 공정을 통해 제거한다. 이때, 상기 비아홀(707) 내부에는 더미 동박층(709) 일부가 매립된 상태로 남게 되어 회로연결부(709a)를 형성한다.
이어서, 도면에는 도시하지 않았지만, 상기 상하 동박층(705) 및 회로연결부 (709a) 상에 드라이 필름(dry film)인 감광막(미도시, photoresist)을 도포한다.
그 다음, 도 8e에 도시된 바와 같이, 소정 패턴이 정의된 마스크(미도시)를 이용한 포토리쏘그라피 공정기술을 통해 상기 감광막(미도시)을 노광 및 현상하여 소정의 패턴 형태의 감광막패턴(711)을 형성한다.
이어서, 도 8f에 도시된 바와 같이, 상기 감광막패턴(711)을 마스크로 상기 상하 동박층(705)을 식각하여 회로패턴(705a)을 형성하고, 상기 감광막패턴(711)을 제거함으로써 본 발명의 제7 실시 예에 따른 반도체 패키지 기판(700) 제조공정을 완료한다. 이때, 상기 상하 회로패턴들(705a)은 상기 회로연결부(709a)를 통해 전기적으로 연결된다.
또 한편, 본 발명의 제8 실시 예에 따른 반도체패키지 기판 제조방법에 대해 도 9a 내지 도 9g를 참조하여 설명하면 다음과 같다.
도 9a 내지 도 9g는 본 발명의 제8 실시 예에 따른 반도체패키지 기판의 제조방법을 설명하기 위한 제조공정 단면도이다.
도 9a에 도시된 바와 같이, 먼저 관통홀(미도시)을 가진 코아(801)와, 상기 코아(801)의 관통홀을 포함한 그 양면에 형성된 보호절연층(803)과, 상기 보호절연층(803) 하면에 적층된 동박층(805)으로 구성된 원판 몸체(810)를 준비한다. 이때, 상기 원판 몸체(810)는 탄소 페브릭(carbon fabric)에 PI 레진 (polyimide resin)이 함침된 가공재(prepreg), 글라스 페브릭(glass babrics)에 에폭시 레진(epoxy resin)이 함침된 가공재, 또는 LCP 페브릭(Liquid Crystal Polymer fabrics)에 LCP 레진 (Liquid Crystal Polymer resin)이 함침된 가공재, Ni 합금(alloy)을 사용하는 기판이다. 특히, 상기 원판 몸체(810)를 상기와 같은 재질들로 구성하는 이유는 탄소 페브릭과 Ni 합금이 전기가 도통이 되므로, 이를 방지하기 위해 먼저 탄소 페브릭, Ni 합금 상태에서 큰 홀(large hole)을 가공하고 전기가 도통되지 않는 레진(resin)을 함침, 그 후 먼저 가공된 큰 홀 사이에 작은 홀(small hole)을 가공하여 전기가 도통되지 않게 하기 위함이다.
또한, 상기 원판 몸체(810)를 구성하는 코아(core)(801)로는 탄소 페브릭 (carbon fabric), 글라스 페브릭(glass fabrics), LCP 페브릭(Liquid Crystal Polymer fabrics), 또는 Ni 합금을 사용한다.
그리고, 상기 보호절연층(803)은 LCP(Liquid Crystal Polymer) 또는 글라스 페브릭(glass barics)과, LCP 또는 PI, 또는 에폭시 수지(Expoxy Resin)가 함침되어 구성된 것이며, 관통홀이나 비아홀 내부 또는 회로패턴이 형성되지 않은 부분을 충진하기 용이한 반경화 상태의 프리프레그(Prepreg)이다. 이러한 프리프레그는 가열, 압축시에 경화되어 이후 공정에서 연마하기 용이한 상태가 된다.
그 다음, 도 8b에 도시된 바와 같이, 상기 하부 동박층(805) 상에 캐리어 동박층(carrier copper film; 809)을 형성한다.
이어서, 상기 원판 몸체(810)의 적어도 일면에 상기 보호절연층(803)을 가공하여 비아홀(807)을 형성한다. 이때, 상기 비아홀(807)은 레이저(laser)를 사용하여 형성하는데, 상기 원판 몸체(810)를 구성하는 코아 (801)의 관통홀(미도시) 내에 매립된 보호절연층(803)만을 가공하여 형성한다. 상기 비아홀(807) 형성시에, 하부 동박층(805) 및 캐리어 동박층(809)은 그대로 남겨 둔다. 상기 비아홀(807)은 레이저를 사용하여 사전에 설정된 위치, 즉 상기 관통홀(미도시)의 위치에 따라 형성하는 방법을 사용할 수 있다.
그 다음, 도 8c에 도시된 바와 같이, 상기 비아홀(807)를 포함한 상기 원판 몸체(810)의 보호절연층(803) 및 캐리어 동박층(809) 상에 제1, 2 감광막(811, 815)을 각각 도포한다.
이어서, 상기 보호절연층(803) 상에 도포된 제1 감광막(811)을 포토리소그라피 공정을 통해 노광 및 현상하여 선택적으로 제거한다. 이때, 상기 현상후 제거된 제1 감광막(811)은 상기 비아홀(807)을 제외한 보호절연층(803) 상에 이격되어 형성된다.
그 다음, 동을 이용한 전해 도금 공정을 실시하여 상기 제1 감광막(811) 사이에 노출된 보호절연층(803) 표면에 회로패턴(813b)을 형성하고, 상기 비아홀 (807) 내에 이 비아홀(807)을 매립하는 회로연결부(813b)를 형성한다. 이때, 상기 회로연결부(813b)는 기저/파워패턴(ground/power pattern)으로 사용한다.
이어서, 도 8d에 도시된 바와 같이, 상기 제1 감광막(811)을 제거하고, 상기 원판 몸체(810) 하부의 캐리어 동박층(809)을 제거한다. 이때, 상기 캐리어 동박층 (809) 제거시에 그 위에 있는 제2 감광막(815)도 함께 제거된다.
그 다음, 도 8e에 도시된 바와 같이, 상기 하부 동박층(805) 상에 제3 감광막(817)을 도포한다.
이어서, 소정 패턴이 정의된 마스크(미도시)를 이용한 포토리쏘그라피 공정기술을 통해 상기 감광막(817)을 노광 및 현상하여 소정의 패턴 형태의 감광막 패턴(817a)을 형성한다.
그 다음, 도 8f에 도시된 바와 같이, 상기 감광막패턴(817a)을 마스크로 상기 동박층(805)을 식각하여 회로패턴(805a)을 형성하고, 상기 감광막패턴(817a)을 제거함으로써 본 발명의 제8 실시 예에 따른 반도체 패키지 기판(800) 제조공정을 완료한다. 이때, 상기 상하 회로패턴들(805a, 813a)은 상기 회로연결부(813b)를 통해 전기적으로 연결된다.
이상에서와 같이, 본 발명의 실시 예들에 따르면 탄소 페브릭(carbon fabric)으로 구성된 원판 몸체와, 보호절연층 및 동박층 만으로 원판을 구성하여 반도체패키지 기판으로 사용가능하기 때문에, 기존의 반도체패키지 기판 및 CIS/BSI의 기판으로 사용하였던 고가의 실리콘웨이퍼 대신에 반도체패키지 기판 및 CIS/BSI의 기판으로 사용할 수 있으므로 반도체패키지 기판, 즉 인터포저 (interposer)에 사용되는 비용을 절감시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
따라서, 이상에서 기술한 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이므로, 모든 면에서 예시적인 것이며 한정적이 아니 것으로 이해해야만 하며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
100: 반도체패키지 기판 101: 코아(core)
105: 보호절연층 107: 비아홀
109: 회로연결부 110: 원판 몸체
111: 동박층 111a: 회로패턴
113: 감광막

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  17. 페브릭(fabric)과 레진으로 구성되며, 관통홀을 가진 코아와, 상기 관통홀 을 포함한 상기 코아의 양면에 형성되는 보호절연층과, 상기 보호절연층 상에 적층된 동박층 및 캐리어 동박층으로 구성된 원판 몸체를 제공하는 단계;
    상기 원판 몸체의 관통홀 내에 있는 상기 보호절연층과 동박층 및 캐리어 동박층을 제거하여 비아홀을 형성하는 단계;
    상기 비아홀을 포함한 상기 캐리어 동박층 상에 상기 비아홀을 매립하는 더미 동박층을 형성하는 단계;
    상기 더미 동박층과 캐리어 동박층을 선택적으로 식각하여 상기 비아홀 내부에 회로연결부를 형성하는 단계; 및
    상기 동박층을 선택적으로 제거하여 상기 회로연결부를 통해 전기적으로 연결되는 회로패턴을 형성하는 단계를 포함하여 구성되는 반도체패키지 기판 제조방법.
  18. 제17항에 있어서, 상기 회로연결부를 형성한 이후에 상기 회로연결부의 돌출부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체패키지 기판 제조방법.
  19. 제17항에 있어서, 상기 회로연결부의 돌출부분은 소프트 식각(soft etching) 또는 벨트 샌딩(belt sanding) 공정을 통해 제거하는 것을 특징으로 하는 반도체패키지 기판 제조방법.
  20. 페브릭(fabric)과 레진으로 구성되며, 관통홀을 가진 코아와, 상기 관통홀 을 포함한 상기 코아의 양면에 형성되는 보호절연층과, 상기 보호절연층 상에 형성된 동박층으로 구성된 원판 몸체를 제공하는 단계;
    상기 동박층 상에 감광막과 캐리어 박막을 적층하는 단계;
    상기 원판 몸체의 관통홀 내에 있는 상기 보호절연층, 동박층, 감광막 및 캐리어 박막을 제거하여 비아홀을 형성하는 단계;
    상기 비아홀 측면을 포함한 상기 캐리어 박막 상에 더미 동박층을 형성하는 단계;
    상기 캐리어 박막과 그 위의 더미 동박층을 제거하는 단계;
    상기 비아홀 내부에 회로연결부를 형성하는 단계; 및
    상기 동박층을 선택적으로 제거하여 상기 회로연결부를 통해 전기적으로 연결되는 회로패턴을 형성하는 단계를 포함하여 구성되는 반도체패키지 기판 제조방법.
  21. 제20항에 있어서, 상기 회로연결부를 형성한 이후에 상기 회로연결부의 돌출부분을 제거하는 단계 및 감광막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체패키지 기판 제조방법.
  22. 제20항에 있어서, 상기 더미 동박층은 무전해 동 도금방식으로 형성하고, 상기 회로연결부는 전해 동 도금방식으로 형성하는 것을 특징으로 하는 반도체패키지 기판 제조방법.
  23. 페브릭(fabric)과 레진으로 구성되며, 관통홀을 가진 코아와, 상기 관통홀 을 포함한 상기 코아의 양면에 형성되는 보호절연층과, 상기 보호절연층 상에 형성된 동박층으로 구성된 원판 몸체를 제공하는 단계;
    상기 원판 몸체의 관통홀 내에 있는 상기 보호절연층과 동박층을 제거하여 비아홀을 형성하는 단계;
    상기 비아홀을 포함한 상기 동박층에 상기 비아홀을 매립하는 더미 동박층을 형성하는 단계;
    상기 더미 동박층과 동박층을 선택적으로 제거하여 상기 비아홀 내부에 회로연결부를 형성하는 단계;
    상기 보호절연층 상에 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴 사이의 보호절연층 표면에 상기 회로연결부를 통해 전기적으로 연결되는 회로패턴을 형성하고, 상기 감광막패턴을 제거하는 단계를 포함하여 구성되는 반도체패키지 기판 제조방법.
  24. 제23항에 있어서, 상기 더미 동박층은 무전해 및 전해 도금방식으로 형성하는 것을 특징으로 하는 반도체패키지 기판 제조방법.
  25. 제23항에 있어서, 상기 회로패턴은 전해 도금방식으로 형성하는 것을 특징으로 하는 반도체패키지 기판 제조방법.
  26. 페브릭(fabric)과 레진으로 구성되며, 관통홀을 가진 코아와, 상기 관통홀 을 포함한 상기 코아의 양면에 형성되는 보호절연층과, 이 보호절연층 상에 형성된 동박층으로 구성된 원판 몸체를 제공하는 단계;
    상기 원판 몸체의 관통홀 내에 있는 상기 보호절연층 및 동박층을 제거하여 비아홀을 형성하는 단계;
    상기 비아홀을 포함한 상기 동박층 표면에 상기 비아홀을 매립하는 더미 동박층을 형성하는 단계;
    상기 더미 동박층을 선택적으로 제거하는 단계; 및
    상기 동박층을 패터닝하여 전기적으로 연결되는 회로패턴을 형성하는 단계를 포함하여 구성되는 반도체패키지 기판 제조방법.
  27. 제26항에 있어서, 상기 더미 동박층은 무전해 도금 및 전해 도금방식에 의해 형성하는 것을 특징으로 하는 반도체패키지 기판 제조방법.
  28. 제26항에 있어서, 상기 더미 동박층은 하프 식각(half etching)하여 일정 두께만큼 제거하는 것을 특징으로 하는 반도체패키지 기판 제조방법.
  29. 관통홀을 가진 코아와, 상기 코아의 관통홀을 포함한 양면에 형성된 보호절연층과, 상기 보호절연층 하면에 적층된 동박층으로 구성된 원판 몸체을 제공하는 단계;
    상기 동박층 상에 캐리어 동박층을 형성하는 단계;
    상기 원판 몸체의 적어도 일면에 상기 보호절연층을 가공하여 비아홀을 형성하는 단계;
    상기 비아홀를 포함한 상기 원판 몸체의 보호절연층 및 캐리어 동박층 상에 제1, 2 감광막을 각각 도포하는 단계;
    상기 보호절연층 상에 도포된 제1 감광막을 패터닝하여 제1 감광막패턴을 형성하는 단계;
    상기 제1 감광막패턴을 마스크로 상기 비아홀을 포함한 노출된 보호절연층 표면에 상기 비아홀을 매립하는 회로연결부와 제1 회로패턴을 형성하는 단계;
    상기 제1 감광막패턴과 상기 캐리어 동박층과 함께 제2 감광막을 제거하는 단계; 및
    상기 동박층을 선택적으로 패터닝하여 상기 회로연결부를 통해 상기 제1 회로패턴과 전기적으로 연결되는 제2 회로패턴을 형성하는 단계를 포함하여 구성되는 반도체패키지 기판 제조방법.
  30. 제17항, 제20항, 제23항, 제26항 및 제29항 중 어느 한 항에 있어서, 상기 코아는 탄소 페브릭(carbon fabric), 글라스 페브릭 (glass fabrics), LCP 페브릭(Liquid Crystal Polymer fabrics) 또는 Ni 합금인 것을 특징으로 하는 반도체패키지 기판 제조방법.
  31. 제17항, 제20항, 제23항, 제26항 및 제29항 중 어느 한 항에 있어서, 상기 원판 몸체는 탄소 페브릭(carbon fabric)에 PI 레진 (polyimide resin)이 함침된 가공재(prepreg), 글라스 페브릭(glass babrics)에 에폭시 레진(epoxy resin)이 함침된 가공재, LCP 페브릭(Liquid Crystal Polymer fabrics)에 LCP 레진(Liquid Crystal Polymer resin)이 함침된 가공재 또는 Ni 합금인 것을 특징으로 하는 반도체패키지 기판 제조방법.
  32. 제17항, 제20항, 제23항, 제26항 및 제29항 중 어느 한 항에 있어서, 상기 보호절연층은 LCP(Liquid Crystal Polymer) 또는 글라스 페브릭(glass barics)과, LCP 또는 PI, 또는 에폭시 수지(Expoxy Resin)가 함침되어 구성되며, 관통홀이나 비아홀 내부 또는 회로패턴이 형성되지 않은 부분을 충진하기 용이한 반경화 상태의 프리프레그(Prepreg)인 것을 특징으로 하는 반도체패키지 기판 제조방법.
  33. 제29항에 있어서, 상기 회로연결부 및 제1 회로패턴은 전해 도금방식에 의해 형성하는 것을 특징으로 하는 반도체패키지 기판 제조방법.
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JPH09237950A (ja) * 1996-02-29 1997-09-09 Toshiba Corp プリント基板およびその製造方法
KR20090103542A (ko) * 2008-03-28 2009-10-01 삼성전기주식회사 절연시트 및 그 제조방법과 이를 이용한 인쇄회로기판 및그 제조방법

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