KR20200017729A - 패치 구조물을 구비하는 인쇄회로기판 및 이의 제조방법 - Google Patents

패치 구조물을 구비하는 인쇄회로기판 및 이의 제조방법 Download PDF

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KR20200017729A
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Abstract

일 실시 예에 따르는 패치 구조물을 포함하는 인쇄회로기판은, 제1 표면 및 제2 표면을 구비하는 코어 절연층; 상기 코어 절연층의 제1 표면으로부터 상기 코어 절연층의 내부로 적어도 일부분이 매립된 제1 회로 패턴층; 상기 코어 절연층의 제2 표면 상에 배치되는 제2 회로 패턴층; 상기 제1 표면 상에 적층되고, 상기 코어 절연층의 제1 표면을 노출시키는 캐비티를 구비하는 층간 절연층 패턴; 및 상기 캐비티 내부의 상기 제1 표면 상에 배치되고 소정의 높이 및 단면적을 가지는 지지 구조물 패턴을 포함한다.

Description

패치 구조물을 구비하는 인쇄회로기판 및 이의 제조방법{Printed Circuit Board having Patch structure and Method of manufacturing the same}
본 발명은 인쇄회로기판 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 패치 구조물을 구비하는 인쇄회로기판 및 이의 제조 방법에 관한 것이다.
일반적으로, 인쇄회로기판의 제조 방법은 코어 절연층의 양쪽 면에 적어도 한층 이상의 회로 패턴층 및 절연층을 형성하는 공정으로 진행될 수 있다. 이때, 최외층의 회로 패턴층은 솔더 레지스트 패턴층에 의해 보호되며, 상기 최외층의 회로 패턴층의 일부는 외부로 노출되어, 다른 칩, 패키지 또는 회로 보드와 전기적 연결을 하기 위한 접속 패드로 기능한다. 한편, 상기 접속 패드에는 노출된 외부 환경으로부터 보호받기 위해, 표면 처리가 진행될 수 있다.
최근들어 인쇄회로기판의 박형화의 경향에 따라, 인쇄회로기판 내에 캐비티를 형성하고, 상기 캐비티 내에 소자 칩을 실장하는 기술이 도입되기 시작하였다. 즉, 인쇄회로기판 내부에 소자 칩이 안착시킴으로써, 인쇄회로기판의 내부 공간 활용도를 증가시켜, 패키지 형태의 최종 제품의 경박 단소화를 이룰 수 있다.
본 출원과 관련된 선행문헌은 일 예로서, 한국 공개 특허 10-2013-0061433호(발명의 명칭: 전자 소자 내장 인쇄회로기판 및 그 제조 방법)가 있다.
본 발명이 이루고자 하는 기술적 과제는, 소자 칩을 내장하는 캐비티를 구비하는 인쇄회로기판에서, 상기 소자 칩의 구조적 안정성을 향상시키는 기술을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 소자 칩을 내장하는 캐비티를 구비하는 인쇄회로기판에서, 상기 캐비티 내에 몰드층을 보다 신뢰성있게 유입시켜 패키지의 구조적 안정성을 향상시키는 기술을 제공하는 것이다.
본 발명이 이루고자 하는 또다른 기술적 과제는, 소자 칩을 내장하는 캐비티를 구비하는 인쇄회로기판에서, 소자 동작 시 상기 캐비티 내의 열을 외부로 효과적으로 방출하는 기술을 제공하는 것이다.
일 측면에 따르는 패치 구조물을 포함하는 인쇄회로기판은, 제1 표면 및 제2 표면을 구비하는 코어 절연층; 상기 코어 절연층의 제1 표면으로부터 상기 코어 절연층의 내부로 적어도 일부분이 매립된 제1 회로 패턴층; 상기 코어 절연층의 제2 표면 상에 배치되는 제2 회로 패턴층; 상기 제1 표면 상에 적층되고, 상기 코어 절연층의 제1 표면을 노출시키는 캐비티를 구비하는 층간 절연층 패턴; 및 상기 캐비티 내부의 상기 제1 표면 상에 배치되고 소정의 높이 및 단면적을 가지는 지지 구조물 패턴을 포함한다.
다른 측면에 따르는 패치 구조물을 포함하는 인쇄회로기판의 제조 방법에 있어서, 제1 표면 및 제2 표면을 구비하는 코어 절연층; 상기 코어 절연층의 제1 표면으로부터 상기 코어 절연층의 내부로 적어도 일부분이 매립된 제1 회로 패턴층; 및 상기 코어 절연층의 제2 표면 상에 배치되는 제2 회로 패턴층을 포함하는 중간 기판 구조물을 준비한다. 상기 중간 기판 구조물 내의 제1 표면 상에 층간 절연층을 형성한다. 상기 층간 절연층을 선택적으로 제거하여, 상기 코어 절연층의 제1 표면을 노출시키는 캐비티를 형성한다. 상기 캐비티 내부의 상기 제1 표면 상에 배치되고, 소정의 높이 및 단면적을 가지는 지지 구조물 패턴을 형성한다.
또다른 측면에 따르는 패치 구조물을 포함하는 인쇄회로기판의 제조 방법에 있어서, 제1 표면 및 제2 표면을 구비하는 코어 절연층; 상기 코어 절연층의 제1 표면으로부터 상기 코어 절연층의 내부로 적어도 일부분이 매립된 제1 회로 패턴층; 및 상기 코어 절연층의 제2 표면 상에 배치되는 제2 회로 패턴층을 포함하는 중간 기판 구조물을 준비한다. 상기 중간 기판물 내의 제1 표면 상에 지지 구조물 패턴을 형성한다. 제1 표면 상에 상기 지지 구조물 패턴을 매립시키는 층간 절연층을 형성한다. 상기 층간 절연층을 선택적으로 제거하여, 상기 코어 절연층의 제1 표면 및 상기 지지 구조물 패턴을 노출시키는 캐비티를 형성한다.
본 발명의 일 실시 예에 의하면, 인쇄회로기판은 캐비티 내부의 코어 절연층 상에 패치 구조물로서 지지 구조물 패턴을 포함할 수 있다. 상기 지지 구조물 패턴은 소자 칩을 물리적으로 지지하는 역할을 수행함으로써, 상기 캐비티 내부에서 상기 소자 칩의 구조적 안정성을 향상시킬 수 있다.
또한, 본 발명의 일 실시 예에 따르면, 상기 지지 구조물 패턴의 높이를 제어함으로써, 상기 캐비티 내에서 상기 코어 절연층의 상기 제1 표면과 상기 소자 칩 사이의 간격을 효과적으로 제어할 수 있다. 이에 따라, 상기 제1 표면에 위치하는 상기 제1 회로 패턴층과 상기 소자 칩 사이를 전기적으로 연결시키는, 범프 또는 솔더볼과 같은 상기 접속 구조물의 구조적 신뢰성을 향상시킬 수 있다. 또한, 상기 지지 구조물 패턴이 상기 코어 절연층의 상기 제1 표면과 상기 소자 칩 사이의 간격을 제어함으로써, 상기 제1 표면과 상기 소자 칩 사이의 공간을 메우는 언더필(underfill) 공정의 신뢰성이 향상될 수 있다. 즉, 상기 지지 구조물 패턴의 높이를 증가시켜 상기 제1 표면과 상기 소자 칩 사이의 간격을 증가시킴으로써, 상기 제1 표면과 상기 소자 칩 사이의 공간으로의 몰딩재의 유동성을 향상시켜, 상기 몰드층을 보다 안정적인 구조물로 형성할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 지지 구조물 패턴은 전도성 물질 또는 비전도성 물질로 이루어질 수 있다. 다만, 상기 지지 구조물 패턴이 열전도도가 상대적으로 우수한 전도성 물질로 이루어질 경우, 방열 구조물 패턴으로서 기능할 수 있다. 또한, 인쇄회로기판은 상기 방열 구조물 패턴과 연결되는 적어도 한층 이상의 방열 배선 패턴층을 구비할 수 있다. 상기 방열 배선 패턴층의 적어도 일부분이 외부로 노출됨으로써, 상기 캐비티 내의 열을 외부로 배출할 수 있다. 이와 같이, 상기 방열 구조물 패턴과 상기 방열 배선 패턴층은 상대적으로 방열이 쉽지 않은 캐비티 내에서 소자 칩 동작시 발생하는 열을 외부로 효과적으로 방출시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따르는 패치 구조물을 포함하는 인쇄회로기판을 개략적으로 나타내는 단면도이다.
도 2는 도 1의 인쇄회로기판의 캐비티 내에 소자 칩이 실장된 모습을 나타내는 단면도이다.
도 3은 본 발명의 다른 실시 예에 따르는 패치 구조물을 포함하는 인쇄회로기판을 개략적으로 나타내는 단면도이다.
도 4는 도 3의 인쇄회로기판의 캐비티 내에 소자 칩이 실장된 모습을 나타내는 단면도이다.
도 5 내지 도 11은 본 발명의 일 실시 예에 따르는 패치 구조물을 구비하는 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다.
도 12 및 도 13은 본 발명의 다른 실시 예에 따르는 패치 구조물을 구비하는 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다.
도 14 내지 도 16은 본 발명의 또다른 실시 예에 따르는 패치 구조물을 구비하는 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다.
도 17 내지 도 18은 본 발명의 또다른 실시 예에 따르는 패치 구조물을 포함하는 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 발명에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 출원의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 또한, 설명의 편의를 위하여 구성요소의 일부만을 도시하기도 하였으나, 당업자라면 구성요소의 나머지 부분에 대하여도 용이하게 파악할 수 있을 것이다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다.
또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, “포함하다” 또는 “가지다”등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
도 1은 본 발명의 일 실시 예에 따르는 패치 구조물을 포함하는 인쇄회로기판(1)을 개략적으로 나타내는 단면도이다. 도 2는 도 1의 인쇄회로기판(1) 의 캐비티 내에 소자 칩이 실장된 모습을 나타내는 단면도이다.
도 1을 참조하면, 인쇄회로기판(1)은 코어 절연층(120), 제1 회로 패턴층(110), 제2 회로 패턴층(130), 캐비티(10)를 구비하는 층간 절연층 패턴(140), 및 캐비티(10) 내부의 코어 절연층(120) 상에 배치되는 지지 구조물 패턴(160)을 포함한다.
도 1을 참조하면, 코어 절연층(120)은 일 예로서, PPG, 폴리이미드, 에폭시 수지, BT(Bismaleimide Trianzine) 수지 등의 재질로 이루어질 수 있다. 코어 절연층(110)은 제1 표면(120S1) 및 제2 표면(120S2)을 구비할 수 있다.
제1 회로 패턴층(110)은 코어 절연층(120)의 제1 표면(120S1)으로부터 코어 절연층(120)의 내부로 적어도 일부분이 매립된 형태로 배치될 수 있다. 구체적으로, 도 1에 도시된 바와 같이, 제1 회로 패턴층(110)의 일 표면, 즉 상면은 제1 표면(120S1)과 동일 레벨로 위치할 수 있다. 즉, 제1 회로 패턴층(110)의 상면과 제1 표면(120S1)은 동일 평면 상에 위치할 수 있으며, 제1 회로 패턴층(110)의 나머지 부분은 코어 절연층(120)의 내부에 매립될 수 있다. 제2 회로 패턴층(130)은 코어 절연층(120)의 제2 표면(120S2) 상에 배치될 수 있다. 코어 절연층(120)의 내부에는 제1 및 제2 회로 패턴층(110, 130)을 전기적으로 연결시키는 제1 전도성 비아(122)가 배치될 수 있다.
제1 및 제2 회로 패턴층(110, 130), 및 제1 전도성 비아(122)의 구조적 형태는 후술하는 도 5 내지 도 7과 같이, 캐리어 기판(1000)을 사용하는 적층 공정을 적용함으로써 획득할 수 있다. 일 예로서, 제1 및 제2 회로 패턴층(110, 130), 제1 전도성 비아(122)는 구리 도금층일 수 있다.
코어 절연층(120)의 제1 표면(120S1) 상에는 캐비티(10)를 구비한 층간 절연층 패턴(140)이 적층될 수 있다. 다시 말하면, 캐비티(10) 내부에는 제1 회로 패턴층(110)과 코어 절연층(120)의 일부가 노출될 수 있다. 층간 절연층 패턴(140)은 일 예로서, PPG, 폴리이미드, 에폭시 수지, BT(Bismaleimide Trianzine) 수지 등의 재질로 이루어질 수 있다. 이때, 층간 절연층 패턴(140)은 코어 절연층(120)과 동일한 물질 또는 다른 물질로 이루어질 수 있다.
층간 절연층 패턴(140) 상에는 제3 회로 패턴층(150)이 배치될 수 있다. 층간 절연층 패턴(140)의 내부에는 제1 회로 패턴층(110)과 제3 회로 패턴층(150)을 전기적으로 연결시키는 제2 전도성 비아(142)가 배치될 수 있다. 제3 회로 패턴층(150)과 제2 전도성 비아(142)는 일 예로서, 구리 도금층일 수 있다.
한편, 도 1을 다시 참조하면, 캐비티(10) 내부의 제1 표면(120S1) 상에는 소정의 높이(h1) 및 단면적을 가지는 지지 구조물 패턴(160)이 배치될 수 있다. 지지 구조물 패턴(160)의 높이(h1)는 층간 절연층 패턴(140)의 높이(h2)보다 낮을 수 있다. 본 발명의 일 실시 예에 따르면, 패치 구조물로서의 지지 구조물 패턴(160)은, 후술하는 바와 같이, 캐비티(10) 내에 실장되는 소자 칩(200)을 지지하는 기능을 수행할 수 있다. 이에 따라, 지지 구조물 패턴(160)의 단면적 및 밀도는 소자 칩(200)의 크기에 따라 결정될 수 있다. 지지 구조물 패턴(160)의 높이(h1)는 후술하는 도 2의 구조를 위한 몰딩 공정에서, 몰딩재의 유동성에 따라 서로 다르게 결정될 수 있다. 상기 몰딩재의 유동성이 낮아질수록, 지지 구조물 패턴(160)의 높이(h1)는 증가할 수 있다.
일 실시 예에 따르면, 지지 구조물 패턴(160)은 비전도성 물질로 이루어질 수 있다. 일 예로서, 지지 구조물 패턴(160)은 PPG, 폴리이미드, 에폭시 수지, BT(Bismaleimide Trianzine) 수지 등의 재질로 이루어질 수 있다. 지지 구조물 패턴(160)이 비전도성 물질로 이루어짐으로써, 지지 구조물 패턴(160)이 제1 회로 패턴층(110) 상에도 배치될 수 있다. 이에 따라, 지지 구조물 패턴(160)의 배치를 원하는 설계 디자인에 따라 비교적 자유롭게 할 수 있다.
도 1을 다시 참조하면, 층간 절연층 패턴(140) 상에서, 제3 회로 패턴층(150)를 선택적으로 덮는 상부 솔더레지스트 패턴층(170a)이 배치된다. 상부 솔더레지스트 패턴층(170a)에 의해 노출되는 제3 회로 패턴층(150)은 외부 패키지, 외부 기판, 또는 소자 칩과의 전기적인 연결을 위한 패드로서 기능할 수 있다. 한편, 코어 절연층(120)의 제2 표면(120S2) 상에서 제2 회로 패턴층(130)을 선택적으로 덮는 하부 솔더레지스트 패턴층(170b)이 배치된다. 하부 솔더레지스트 패터층(170b)에 의해 노출되는 제2 회로 패턴층(130)은 외부 패키지, 외부 기판 또는 다른 소자 칩과의 전기적인 연결을 위한 패드로서 기능할 수 있다.
도 2는 도 1의 인쇄회로기판(1)의 캐비티(10) 내에 소자 칩(200)이 배치된 형태를 나타내는 단면도이다. 소자 칩(200)은 접속 구조물(210)을 이용하여, 인쇄회로기판(1)의 제1 회로 패턴층(110)의 일부분과 전기적으로 접속할 수 있다. 접속 구조물(210)은 범프, 또는 솔더볼일 수 있다. 또한, 캐비티(10) 내부의 제1 표면(120S1) 상에 실장된 소자 칩(200)을 매립시키는 몰드층(220)이 배치될 수 있다.
소자 칩(200)과 제1 표면(120S1) 사이의 공간에 위치하는 몰드층(220)의 일부분(220a)이 불완전하게 채워지는 경우, 언더필(underfill) 불량이 발생할 수 있다. 본 발명의 실시 예에서는, 몰드층(220)을 구성하는 몰딩재의 유동성에 따라, 지지 구조물 패턴(160)의 높이(h1)를 조절할 수 있다. 즉, 상기 몰딩재의 유동성이 낮아질수록 지지 구조물 패턴(160)의 높이(h1)를 증가시킴으로써, 상기 몰딩재가 소자 칩(200)과 제1 표면(120S1) 사이의 공간으로 충분하게 유입될 수 있도록 할 수 있다.
상술한 바와 같이, 본 발명의 일 실시 예에 의하면, 인쇄회로기판(1)은 캐비티(10) 내부의 코어 절연층(120) 상에 패치 구조물로서 지지 구조물 패턴(160)을 포함할 수 있다. 상기 지지 구조물 패턴(160)은 소자 칩(200)을 물리적으로 지지하는 역할을 수행함으로써, 캐비티(10) 내부에서 소자 칩(200)의 구조적 안정성을 향상시킬 수 있다.
또한, 본 발명의 일 실시 예에 따르면, 지지 구조물 패턴(160)의 높이(h1)를 제어함으로써, 캐비티(10) 내에서 코어 절연층(120)의 제1 표면(120S1)과 소자 칩(200) 사이의 간격을 효과적으로 제어할 수 있다. 이에 따라, 제1 표면(120S1)에 위치하는 제1 회로 패턴층(110)과 상기 소자 칩(200) 사이를 전기적으로 연결시키는, 범프 또는 솔더볼과 같은 접속 구조물(210)의 구조적 신뢰성을 향상시킬 수 있다. 또한, 상기 지지 구조물 패턴(160)이 코어 절연층(120)의 제1 표면(120S1)과 소자 칩(200) 사이의 간격을 안정적으로 유지시킴으로써, 제1 표면(120S1)과 소자 칩(200) 사이의 공간을 메우는 언더필(underfill) 공정의 신뢰성이 향상될 수 있다. 또한, 지지 구조물 패턴(160)의 높이를 제어하여, 제1 표면(120S1)과 소자 칩(200) 사이의 공간으로의 몰딩재의 유동성을 향상시킴으로써, 몰드층(220)을 보다 안정적인 구조물로 형성할 수 있다.
도 3은 본 발명의 다른 실시 예에 따르는 패치 구조물을 포함하는 인쇄회로기판(2)을 개략적으로 나타내는 단면도이다. 도 4는 도 3의 인쇄회로기판(2) 의 캐비티 내에 소자 칩이 실장된 모습을 나타내는 단면도이다.
도 3을 참조하면, 인쇄회로기판(2)은, 도 1 및 도 2의 인쇄회로기판(1)과 대비하여, 코어 절연층(120)의 제1 표면(120S1)으로부터 코어 절연층(120)의 내부로 적어도 일부분이 매립된 제1 방열 배선 패턴층(115)을 더 포함할 수 있다. 또한, 인쇄회로기판(2)은 도 1 및 도 2의 인쇄회로기판(1)과 대비하여, 코어 절연층(120)의 제2 표면(120S2) 상에 배치되는 제2 방열 배선 패턴층(135)를 더 포함할 수 있다. 제1 및 제2 방열 배선 패턴층(115, 135)는 코어 절연층(120) 내부에 위치하는 방열 비아(125)를 통해 서로 연결될 수 있다.
제1 방열 배선 패턴층(115)은 제1 회로 패턴층(110)과 함께 형성될 수 있으며, 제2 방열 배선 패턴층(135)은 제2 회로 패턴층(130)과 함께 형성될 수 있으며, 방열 비아(125)는 제1 전도성 비아(122)와 함께 형성될 수 있다. 이에 따라, 인쇄회로기판(2)에서 서로 대응되는 위치에 각각 배치될 수 있다. 다만, 이때, 제1 방열 배선 패턴층(115), 제2 방열 배선 패턴층(135) 및 방열 비아(125)는 각각 제1 회로 패턴층(110), 제2 회로 패턴층(130) 및 제1 전도성 비아(122)와 전기적으로 절연될 수 있다.
한편, 본 실시 예에서, 도 1의 지지 구조물 패턴(160)에 대응되는 지지 구조물 패턴(165)은 전도성 물질로 이루어질 수 있다. 이때, 상기 전도성 물질은 일 예로서, 구리, 니켈, 철, 또는 이들의 합금 또는 조합을 이루어질 수 있다. 이와 같이 전도성 물질로 이루어진 지지 구조물 패턴(165)은 방열 구조물 패턴으로 기능할 수 있다. 지지 구조물 패턴(165)은 캐비티(10) 내에서, 제1 방열 배선 패턴층(115)과 연결되도록 제1 표면(120S1) 상에 배치될 수 있다.
도 4는 도 3의 인쇄회로기판(2)의 캐비티(10) 내에 소자 칩(200)이 배치된 형태를 나타내는 단면도이다. 도 4를 참조하면, 방열 구조물 패턴으로 기능하는 지지 구조물 패턴(160)은 소자 칩(200)과 접촉하도록 배치됨으로써, 소자 칩(200)의 구동시에 발생하는 열을 전달할 수 있다.
캐비티(10) 내에 소자 칩(200)이 배치되고, 또한, 소자 칩(200)이 비전도성인 몰드층(220)에 의해 덮여 있는 경우, 인쇄회로기판의 구조적인 한계로 인해 소자 칩(200)에서 발생하는 열을 효과적으로 외부로 방출하는 것이 어려울 수 있다. 이러한 방열 효율 문제는 소자 칩(200)의 수명 및 동작 신뢰성 측면에서 중요할 수 있다. 한편, 소자 칩(200)이 구동할 때 발생되는 열은 접속 구조물(210)을 이용하여, 인쇄회로기판(1)의 제1 회로 패턴층(110), 전도성 비아(122), 제2 회로 패턴층(130)을 통해 외부로 방출될 수도 있다. 이에 추가하여, 본 발명의 실시 예에서는, 소자 칩(200)과 물리적으로 접촉하는 지지 구조물 패턴(165)이 제1 방열 배선 패턴(115), 방열 비아(125) 및 제2 방열 배선 패턴(135)을 통해 외부로 열을 방출시키거나, 외부로 노출되는 제1 회로 패턴층(110)을 통해 외부로 열을 방출시킬 수 있다. 결과적으로, 지지 구조물 패턴(165)을 이용하여, 소지 칩(200)의 구동시 발생하는 열의 방출 효율을 증가시킬 수 있다. 한편, 제1 방열 배선 패턴(115), 방열 비아(125) 및 제2 방열 배선 패턴(135)은 제1 회로 패턴층(110), 전도성 비아(122), 및 제2 회로 패턴층(130)과 각각 전기적으로 분리되도록 배치될 수 있다.
상술한 바와 같이, 본 발명의 일 실시 예에 따르는 인쇄회로기판(3)에서, 지지 구조물 패턴(165)은 전도성 물질로 이루어짐으로써, 소자 칩(200)을 지지하는 기능뿐만 아니라, 방열 구조물 패턴으로서 기능할 수 있다. 인쇄회로기판(3)은 상기 방열 구조물 패턴과 연결되는 적어도 한층 이상의 방열 배선 패턴층(115, 125. 135)을 구비할 수 있다. 방열 배선 패턴층(115, 125, 135)의 적어도 일부분이 외부로 노출됨으로써, 캐비티(10) 내의 소자 칩(200)의 열을 외부로 배출할 수 있다. 이와 같이, 방열 구조물 패턴(165)과 방열 배선 패턴층(115, 125, 135)은 상대적으로 방열이 쉽지 않은 캐비티(10) 내에서 소자 칩(200) 동작시 발생하는 열을 외부로 효과적으로 방출시킬 수 있다.
도 5 내지 도 11은 본 발명의 일 실시 예에 따르는 패치 구조물을 구비하는 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다.
도 5를 참조하면, 캐리어 기판(1000)을 준비한다. 캐리어 기판(1000)은 절연층(100), 절연층(100)의 양쪽 표면에 배치되는 캐리어 구리층(100a, 100b)을 포함한다. 캐리어 구리층(100a, 100b)은 도금 시드층으로 기능할 수 있다.
도 6을 참조하면, 캐리어 구리층(100a, 100b) 상에서 각각 제1 회로 패턴층(110), 절연 코어층(120), 제2 회로 패턴층(130), 및 제1 전도성 비아(122)을 형성한다.
구체적인 실시 예에서, 먼저, 제1 회로 패턴층(110)을 캐리어 구리층(100a, 100b) 상에 도금법을 적용하여 형성한다. 일 예로서, 제1 회로 패턴층(110)은 구리 도금층일 수 있다. 이때, 캐리어 구리층(100a, 100b)은 도금 시드층으로 기능할 수 있다. 이어서, 캐리어 구리층(100a, 100b) 상에서 제1 회로 패턴층(110)을 덮는 절연 코어층(120)을 형성한다. 절연 코어층(120)은 일 예로서, PPG, 폴리이미드, 에폭시 수지, BT(Bismaleimide Trianzine) 수지 등의 재질로 이루어질 수 있다. 이어서, 절연 코어층(120)을 선택적으로 제거하여, 제1 회로 패턴층(100)을 노출시키는 비아홀(미도시)을 형성한다. 이어서, 비아홀을 채우고, 절연 코어층(120)의 표면에 위치하는 전도성 비아(122) 및 제2 회로 패턴층(130)을 각각 형성한다. 제1 전도성 비아(122) 및 제2 회로 패턴층(130)을 형성하는 공정은, 도금법이 적용될 수 있다. 제1 전도성 비아(122) 및 제2 회로 패턴층(130)은 일 예로서, 구리 도금층일 수 있다.
도 7을 참조하면, 제1 회로 패턴층(110) 및 코어 절연층(120)과, 캐리어 구리층(100a, 100b)이 이루는 계면을 경계로, 양자를 서로 분리시킨다. 이를 통해, 한 쌍의 중간 기판 구조물(2000)을 형성한다. 이하에서는, 한 쌍의 중간 기판 구조물 중 어느 하나에 대해 후속 공정을 설명한다. 나머지 하나에 대해서도 동일한 후속 공정이 진행될 수 있다.
도 8을 참조하면, 도 7의 분리 공정을 통해 형성되는 중간 기판 구조물(2000)이 개시되고 있다. 중간 기판 구조물(2000)은 제1 표면(120S1) 및 제2 표면(120S2)를 구비하는 코어 절연층(120), 코어 절연층(120)의 제1 표면(120S1)으로부터 코어 절연층(120)의 내부로 적어도 일부분이 매립된 제1 회로 패턴층(110), 및 코어 절연층(120)의 제2 표면(120S2) 상에 배치되는 제2 회로 패턴층(130)을 포함할 수 있다. 이때, 제1 회로 패턴층(110)의 일 표면은 제1 표면(120S1)과 동일 레벨에 위치하도록 형성될 수 있다. 또한, 중간 기판 구조물(2000)은 제1 회로 패턴층(110)과 제2 회로 패턴층(130)을 전기적으로 연결하는 제1 전도성 비아(122)를 포함할 수 있다.
도 9를 참조하면, 중간 기판 구조물(2000)의 제1 표면(120S1) 상에 층간 절연층(140)을 적층한다. 층간 절연층(140)은 일 예로서, PPG, 폴리이미드, 에폭시 수지, BT(Bismaleimide Trianzine) 수지 등의 재질로 이루어질 수 있다. 층간 절연층(140)은 상술한 재질의 중간 기재를 열 또는 압력으로 코어 절연층(120)과 접착시킴으로써, 형성될 수 있다.
이어서, 층간 절연층(140)의 적어도 일부분을 가공하여, 제1 회로 패턴층(110)을 노출시키는 비아홀을 형성한다. 이어서, 비아홀을 채우는 제2 전도성 비아(142) 및 층간 절연층(140) 상에 배치되는 제3 회로 패턴층(150)을 형성한다. 제2 전도성 비아(142) 및 제2 회로 패턴층(150)을 형성하는 공정은 도금법을 적용할 수 있으며, 일 예로서, 제2 전도성 비아(142) 및 제2 회로 패턴층(150)는 구리 도금층일 수 있다. 이어서, 층간 절연층(140) 상에서 제3 회로 패턴층(150)을 선택적으로 덮는 상부 솔더 레지스트 패턴층(170a) 및 코어 절연층(120) 상에서 제2 회로 패턴층(130)을 선택적으로 덮는 하부 솔더 레지스트 패턴층(170b)를 각각 형성한다.
도 10을 참조하면, 층간 절연층(140)을 선택적으로 제거하여, 코어 절연층(120)의 제1 표면(120S1)을 노출시키는 캐비티(10)를 형성한다. 일 실시 예에 있어서, 층간 절연층(140)을 선택적으로 제거하는 방법은, 식각액을 사용하는 습식 식각법이 적용될 수 있다. 일 실시 예에 있어서, 코어 절연층(120)과 층간 절연층(140)은 식각 선택비를 가지는 서로 다른 재질로 이루어짐으로써, 습식 식각법에 의해 층간 절연층(140)만 선택적으로 제거될 수 있다. 다른 예로서, 코어 절연층(120)과 층간 절연층(140)은 동일한 재질을 가질 수도 있으며, 이 경우, 습식 식각법을 진행할 때 식각 시간을 제어함으로써, 층간 절연층(140)에 대한 식각 종료 시점을 결정할 수 있다. 구체적인 일 실시 예에서, 형성된 캐비티(10)에 의해 코어 절연층(120) 및 제1 회로 패턴층(110)이 함께 노출될 수 있다.
도 11을 참조하면, 캐비티(10) 내부의 제1 표면(120S1) 상에 배치되고, 소정의 높이 및 단면적을 가지는 지지 구조물 패턴(160)을 형성한다. 지지 구조물 패턴(160)은 일 예로서, PPG, 폴리이미드, 에폭시 수지, 및 BT(Bismaleimide Trianzine) 수지 중 적어도 하나를 포함할 수 있다. 지지 구조물 패턴(160)은 일 예로서, 인쇄법 또는 도포법에 의해 형성될 수 있다. 구체적으로, 지지 구조물 패턴(160)은 인쇄법에 의해 패턴 형태로 형성될 수 있다. 다르게는, 먼저, 인쇄법 또는 도포법에 의해 필름 형태로 형성된 후에, 상기 필름을 선택적으로 패터닝하여 지지 구조물 패턴(160)으로 형성할 수 있다.
상술한 공정을 통해 본 발명의 일 실시 예에 따르는 패치 구조물을 구비하는 인쇄회로기판을 제조할 수 있다. 제조된 인쇄회로기판은 도 1과 관련하여 상술한 인쇄회로기판(1)일 수 있다.
도면에 도시되지는 않았지만, 소정의 소자 칩이 캐비티(10) 내의 지지 구조물 패턴(160) 상에 안착될 수 있다. 그리고, 도 2에 도시된 것과 같이 소자 칩(200)은 접속 구조물(210)을 이용하여 제1 회로 패턴층(110)의 일부분과 결합될 수 있다. 이어서, 캐비티(10) 내의 소자 칩(200)을 덮는 몰드층(220)이 형성될 수 있다. 몰드층(220)을 형성하는 공정은, 소정의 몰딩재를 인쇄회로기판(1)으로 유입시켜 소자 칩(200)을 덮는다. 이어서, 상기 몰딩재를 가열함으로써 몰드층(220)을 형성할 수 있다. 한편, 일 실시 예에 따르면, 몰드층(220)을 구성하는 상기 몰딩재의 유동성을 고려하여, 지지 구조물 패턴(160)의 높이를 미리 결정할 수 있다. 즉, 상기 몰딩재의 유동성이 낮은 경우, 지지 구조물 패턴(160)의 높이를 증가시켜, 상기 몰딩재가 소자 칩(200)과 제1 표면(120S1) 사이의 공간을 충분히 채울수 있도록 할 수 있다.
도 12 및 도 13은 본 발명의 다른 실시 예에 따르는 패치 구조물을 구비하는 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다.
먼저, 도 12를 참조하면, 중간 기판 구조물(3000)을 준비한다. 중간 기판 구조물(3000)을 준비하는 과정은 다음과 같이 진행될 수 있다. 먼저, 도 5에 개시된 것과 동일한 캐리어 기판(1000)을 준비한다. 도 6 내지 도 7과 관련하여 상술한 공정과 실질적으로 동일한 공정을 진행함으로써, 도 12에 도시된 것과 같은 중간 기판 구조물(3000)을 형성한다. 중간 기판 구조물(3000)은 코어 절연층(120)의 제1 표면(120S1)으로부터 코어 절연층(120)의 내부로 적어도 일부분이 매립된 제1 회로 패턴층(110) 및 제1 방열 배선 패턴층(115)을 포함한다. 이때, 제1 회로 패턴층(110) 및 제1 방열 배선 패턴층(115)은 전기적으로 절연될 수 있다.
중간 기판 구조물(3000)은 코어 절연층(120)의 제2 표면(120S2) 상에 배치되는 제2 회로 패턴층(130) 및 제2 방열 배선 패턴층(135)를 포함한다. 이때, 제2 회로 패턴층(130) 및 제2 방열 배선 패턴층(135)은 전기적으로 절연될 수 있다.
또한, 중간 기판 구조물(3000)은 제1 및 제2 회로 패턴층(110, 130)을 서로 연결시키는 제1 전도성 비아(122), 및 제1 및 제2 방열 배선 패턴층(115, 135)을 서로 연결시키는 방열 비아(125)를 포함한다. 이때, 제1 전도성 비아(122) 및 방열 비아(125)는 전기적으로 절연될 수 있다.
이후에, 도 9 및 도 10와 관련된 공정과 실질적으로 동일한 공정을 수행하여, 캐비티(10)를 형성하고, 캐비티(10) 내에 지지 구조물 패턴(165)을 형성한다. 지지 구조물 패턴(165)은 전도성 물질로 이루어질 수 있다. 이때, 상기 전도성 물질은 일 예로서, 구리, 니켈, 철, 또는 이들의 합금 또는 조합을 이루어질 수 있다. 이와 같이 전도성 물질로 이루어진 지지 구조물 패턴(165)은 방열 구조물 패턴으로 기능할 수 있다. 지지 구조물 패턴(165)은 캐비티(10) 내에서, 제1 방열 배선 패턴층(115)과 연결될 수 있다. 상술한 방법을 통하여, 도 3에 도시되는 인쇄회로기판(2)과 실질적으로 동일한 인쇄회로기판을 제조할 수 있다.
또한, 도시되지는 않았지만, 소정의 소자 칩이 캐비티(10) 내의 지지 구조물 패턴(165) 상에 안착될 수 있다. 도 4에 도시된 것과 같이 소자 칩(200)은 접속 구조물(210)을 이용하여 제1 회로 패턴층(110)의 일부분과 결합될 수 있다. 이어서, 캐비티(10) 내의 소자 칩(200)을 덮는 몰드층(220)이 형성될 수 있다.
도 14 내지 도 16은 본 발명의 또다른 실시 예에 따르는 패치 구조물을 구비하는 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다.
도 14를 참조하면, 먼저, 도 5 내지 도 8과 관련하여 상술한 공정을 진행함으로써, 중간 기판 구조물(2000)을 형성한다. 이어서, 중간 기판 구조물(2000)에서, 코어 절연층(120)의 제1 표면(120S1) 상에 지지 구조물 패턴(160)을 형성한다. 지지 구조물 패턴(160)은 일 예로서, PPG, 폴리이미드, 에폭시 수지, 및 BT(Bismaleimide Trianzine) 수지 중 적어도 하나를 포함할 수 있다. 지지 구조물 패턴(160)은 일 예로서, 인쇄법 또는 도포법에 의해 형성될 수 있다. 구체적으로, 지지 구조물 패턴(160)은 인쇄법에 의해 패턴 형태로 형성될 수 있다. 다르게는, 먼저, 인쇄법, 증착법, 도금법에 의해 필름 형태로 형성된 후에, 상기 필름을 선택적으로 패터닝하여 지지 구조물 패턴(160)으로 형성할 수 있다. 이때, 상기 증착법으로서 스퍼터링법을 적용할 수 있다. 상기 도금법으로서, 전기도금법 또는 화학도금법을 적용할 수 있다.
도 15를 참조하면, 코어 절연층(120)의 제1 표면(120S1) 상에서 지지 구조물 패턴(160)을 덮는 층간 절연층(140)을 형성한다. 층간 절연층(140)은 일 예로서, PPG, 폴리이미드, 에폭시 수지, 및 BT(Bismaleimide Trianzine) 수지 중 적어도 하나를 포함할 수 있다. 구체적으로, 층간 절연층(140)은 상술한 재질의 중간 기재를 열 또는 압력으로 코어 절연층(120)과 접착시킴으로써, 형성될 수 있다.
이어서, 층간 절연층(140)의 적어도 일부분을 가공하여, 제1 회로 패턴층(110)을 노출시키는 비아홀을 형성한다. 이어서, 비아홀을 채우는 제2 전도성 비아(142) 및 층간 절연층(140) 상에 배치되는 제3 회로 패턴층(150)을 형성한다. 제2 전도성 비아(142) 및 제2 회로 패턴층(150)을 형성하는 공정은 도금법을 적용할 수 있으며, 일 예로서, 제2 전도성 비아(142) 및 제2 회로 패턴층(150)는 구리 도금층일 수 있다. 이어서, 층간 절연층(140) 상에서 제3 회로 패턴층(150)을 선택적으로 덮는 상부 솔더 레지스트 패턴층(170a) 및 코어 절연층(120) 상에서 제2 회로 패턴층(130)을 선택적으로 덮는 하부 솔더 레지스트 패턴층(170b)를 각각 형성한다.
도 16을 참조하면, 층간 절연층(140)을 선택적으로 제거하여, 코어 절연층(120)의 제1 표면(120S1)을 노출시키는 캐비티(10)를 형성한다. 이때, 제1 표면(120S1) 상에 배치되는 지지 구조물 패턴(160)이 노출될 수 있다. 층간 절연층(140)을 선택적으로 제거하는 방법은, 식각액을 사용하는 습식 식각법이 적용될 수 있다. 일 실시 예에 있어서, 코어 절연층(120)과 층간 절연층(140)은 식각 선택비를 가지는 서로 다른 재질로 이루어짐으로써, 습식 식각법에 의해 층간 절연층(140)만 선택적으로 제거될 수 있다. 이때, 지지 패턴 구조물(160)과 층간 절연층(140)도 식각 선택비를 가지는 서로 다른 재질로 이루어짐으로써, 층간 절연층(140)이 식각되는 동안, 지지 패턴 구조물(160)은 식각되지 않는다. 몇몇 다른 실시 예들에 있어서, 층간 절연층(140)을 선택적으로 제거하는 방법으로서, 드릴링법 또는 연마법(grinding) 등이 독립적으로 수행되거나, 상기 습식 식각법과 결합하여 수행될 수 있다. 이때, 상기 드릴링법은 일 예로서, 비트 드릴링과 같은 기계적 드릴링, 레이저 드릴링, 또는 자외선(UV) 드릴링 법이 적용될 수 있다.
그 결과, 도 16에 도시되는 바와 같은 인쇄회로기판이 제조될 수 있다. 도 16의 인쇄회로기판은 도 1과 관련하여 상술한 인쇄회로기판(1)과 실질적으로 동일할 수 있다.
도면에 도시되지는 않았지만, 소정의 소자 칩이 캐비티(10) 내의 지지 구조물 패턴(160) 상에 안착될 수 있다. 도 2에 도시된 것과 같이 소자 칩(200)은 접속 구조물(210)을 이용하여 제1 회로 패턴층(110)의 일부분과 결합될 수 있다. 이어서, 캐비티(10) 내의 소자 칩(200)을 덮는 몰드층(220)이 형성될 수 있다.
도 17 내지 도 18은 본 발명의 또다른 실시 예에 따르는 패치 구조물을 포함하는 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다. 도 17을 참조하면, 중간 기판 구조물(3000)을 준비한다. 중간 기판 구조물(3000)을 준비하는 과정은 도 12와 관련하여 상술한 바와 같이, 먼저, 도 5에 개시된 것과 동일한 캐리어 기판(1000)을 준비한다. 도 6 내지 도 7과 관련하여 상술한 공정과 실질적으로 동일한 공정을 진행함으로써, 중간 기판 구조물(3000)을 형성할 수 있다.
이어서, 중간 기판 구조물(3000)에 대하여, 도 14 내지 도 16과 관련하여 상술한 공정과 실질적으로 동일한 공정을 진행한다. 그 결과, 도 18에 도시된 것과 같이, 제1 방열 배선 패턴층(115) 상에 배치되는 지지 구조물 패턴(165)을 포함하는 인쇄회로기판을 제조할 수 있다. 도 18의 인쇄회로기판은 도 3과 관련하여 상술한 인쇄회로기판(3)과 실질적으로 동일하다.
도면에 도시되지는 않았지만, 소정의 소자 칩이 캐비티(10) 내의 지지 구조물 패턴(160) 상에 안착될 수 있다. 도 4에 도시된 것과 같이 소자 칩(200)은 접속 구조물(210)을 이용하여 제1 회로 패턴층(110)의 일부분과 결합될 수 있다. 이어서, 캐비티(10) 내의 소자 칩(200)을 덮는 몰드층(220)이 형성될 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1, 2: 인쇄회로기판,
10: 캐비티,
100: 절연층, 100a 100b: 캐리어 구리층,
110: 제1 회로 패턴층, 115: 제1 방열 배선 패턴층,
120: 코어 절연층, 122: 제1 전도성 비아, 125: 방열 비아,
130: 제2 회로 패턴층, 135: 제2 방열 배선 패턴층,
140: 층간 절연층, 142: 제2 전도성 비아,
150: 제3 회로 패턴층, 160 165: 지지 구조물 패턴,
170a: 상부 솔더레지스트 패턴층, 170b: 하부 솔더레지스트 패턴층,
200: 소자 칩, 210: 접속 구조물, 220 220a: 몰드층,
1000: 캐리어 기판, 2000 3000: 중간 기판 구조물.

Claims (20)

  1. 제1 표면 및 제2 표면을 구비하는 코어 절연층;
    상기 코어 절연층의 제1 표면으로부터 상기 코어 절연층의 내부로 적어도 일부분이 매립된 제1 회로 패턴층;
    상기 코어 절연층의 제2 표면 상에 배치되는 제2 회로 패턴층;
    상기 제1 표면 상에서, 상기 코어 절연층의 제1 표면을 노출시키는 캐비티를 구비하는 층간 절연층 패턴; 및
    상기 캐비티 내부의 상기 제1 표면 상에 배치되고 소정의 높이 및 단면적을 가지는 지지 구조물 패턴을 포함하는
    패치 구조물을 포함하는 인쇄회로기판.
  2. 제1 항에 있어서,
    상기 제1 회로 패턴층의 상면은 상기 제1 표면과 동일 레벨로 위치하는
    패치 구조물을 포함하는 인쇄회로기판.
  3. 제1 항에 있어서,
    상기 지지 구조물 패턴의 높이는 층간 절연층 패턴의 높이보다 낮은
    패치 구조물을 포함하는 인쇄회로기판.
  4. 제1 항에 있어서,
    상기 지지 구조물 패턴은 비전도성 물질로 이루어지는
    패치 구조물을 포함하는 인쇄회로기판.
  5. 제4 항에 있어서,
    상기 비전도성 물질은
    PPG, 폴리이미드, 에폭시 수지, 및 BT(Bismaleimide Trianzine) 수지 중 적어도 하나를 포함하는
    패치 구조물을 포함하는 인쇄회로기판.
  6. 제1 항에 있어서,
    상기 지지 구조물 패턴은 전도성 물질로 이루어지는
    패치 구조물을 포함하는 인쇄회로기판.
  7. 제6 항에 있어서,
    상기 전도성 물질은 구리, 니켈, 및 철 중 적어도 하나를 포함하는
    패치 구조물을 포함하는 인쇄회로기판.
  8. 제6 항에 있어서,
    상기 지지 구조물 패턴은 상기 제1 회로 패턴층과 전기적으로 절연되는
    패치 구조물을 포함하는 인쇄회로기판.
  9. 제1 항에 있어서,
    상기 지지 구조물 패턴은 방열 구조물 패턴인
    패치 구조물을 포함하는 인쇄회로기판.
  10. 제9 항에 있어서,
    상기 지지 구조물 패턴과 전기적으로 연결되며, 상기 코어 절연층의 제1 표면으로부터 상기 코어 절연층의 내부로 매립되도록 배치되는 제1 방열 배선 패턴층을 더 포함하는
    패치 구조물을 포함하는 인쇄회로기판.
  11. 제9 항에 있어서,
    상기 제2 표면 상에 배치되는 제2 방열 배선 패턴층; 및
    상기 제1 방열 배선 패턴층과 상기 제2 방열 배선 패턴층을 서로 연결하는 방열 비아를 더 포함하는
    패치 구조물을 포함하는 인쇄회로기판.
  12. 제1 항에 있어서,
    상기 지지 구조물 패턴에 의해 지지되고, 상기 제1 회로 패턴층의 일부분과 전기적으로 연결되는 접속 구조물을 구비하는 소자 칩을 더 포함하는
    패치 구조물을 포함하는 인쇄회로기판.
  13. 제12 항에 있어서,
    상기 제1 표면 상에 실장된 상기 소자 칩을 매립시키는 몰드층을 더 포함하는
    패치 구조물을 포함하는 인쇄회로기판.
  14. (a) 제1 표면 및 제2 표면을 구비하는 코어 절연층; 상기 코어 절연층의 상기 제1 표면으로부터 상기 코어 절연층의 내부로 적어도 일부분이 매립된 제1 회로 패턴층; 및 상기 코어 절연층의 상기 제2 표면 상에 배치되는 제2 회로 패턴층을 포함하는 중간 기판 구조물을 준비하는 단계
    (b) 상기 중간 기판 구조물 내의 상기 제1 표면 상에 층간 절연층을 형성하는 단계;
    (c) 상기 층간 절연층을 선택적으로 제거하여, 상기 코어 절연층의 제1 표면을 노출시키는 캐비티를 형성하는 단계; 및
    (d) 상기 캐비티 내부의 상기 제1 표면 상에 배치되고, 소정의 높이 및 단면적을 가지는 지지 구조물 패턴을 형성하는 단계를 포함하는
    패치 구조물을 포함하는 인쇄회로기판의 제조 방법.
  15. (a) 제1 표면 및 제2 표면을 구비하는 코어 절연층; 상기 코어 절연층의 상기 제1 표면으로부터 상기 코어 절연층의 내부로 적어도 일부분이 매립된 제1 회로 패턴층; 및 상기 코어 절연층의 상기 제2 표면 상에 배치되는 제2 회로 패턴층을 포함하는 중간 기판 구조물을 준비하는 단계
    (b) 상기 중간 기판물 내의 상기 제1 표면 상에 지지 구조물 패턴을 형성하는 단계;
    (c) 상기 제1 표면 상에 상기 지지 구조물 패턴을 매립시키는 층간 절연층을 형성하는 단계; 및
    (d) 상기 층간 절연층을 선택적으로 제거하여, 상기 코어 절연층의 상기 제1 표면 및 상기 지지 구조물 패턴을 노출시키는 캐비티를 형성하는 단계를 포함하는
    패치 구조물을 포함하는 인쇄회로기판의 제조 방법.
  16. 제14 항 또는 제15 항에 있어서,
    상기 제1 회로 패턴층의 일 표면은 상기 제1 표면과 동일 레벨에 위치하도록 형성되는
    패치 구조물을 포함하는 인쇄회로기판의 제조 방법.
  17. 제14 항 또는 제15 항에 있어서,
    상기 지지 구조물 패턴은
    PPG, 폴리이미드, 에폭시 수지, 및 BT(Bismaleimide Trianzine) 수지 중 적어도 하나를 포함하고
    상기 지지 구조물 패턴을 형성하는 단계는 인쇄법 또는 도포법에 의해 필름을 형성하는 단계를 포함하는
    패치 구조물을 포함하는 인쇄회로기판의 제조 방법.
  18. 제14 항 또는 제15 항에 있어서,
    상기 지지 구조물 패턴은 전도성 물질로 이루어지며,
    상기 지지 구조물 패턴을 형성하는 단계는 도금법, 또는 스퍼터링법에 의해 필름을 형성하는 단계를 포함하는
    패치 구조물을 포함하는 인쇄회로기판의 제조 방법.
  19. 제14 항에 있어서,
    상기 중간 기판 구조물은 상기 코어 절연층의 제1 표면으로부터 상기 코어 절연층의 내부로 매립되도록 배치되는 제1 방열 배선 패턴층을 더 포함하고,
    (d) 단계는
    상기 지지 패턴 구조물이 상기 제1 방열 배선 패턴층과 전기적으로 연결되도록 형성하는
    패치 구조물을 포함하는 인쇄회로기판의 제조 방법.
  20. 제15 항에 있어서,
    상기 중간 기판 구조물은 상기 코어 절연층의 제1 표면으로부터 상기 코어 절연층의 내부로 매립되도록 배치되는 제1 방열 배선 패턴층을 더 포함하고,
    (b) 단계는
    상기 지지 패턴 구조물이 상기 제1 방열 배선 패턴층과 전기적으로 연결되도록 형성하는
    패치 구조물을 포함하는 인쇄회로기판의 제조 방법.
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