KR20100006685A - 전자소자 내장형 인쇄회로기판 제조방법 - Google Patents

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KR20100006685A
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Abstract

전자소자 내장형 인쇄회로기판 제조방법이 개시된다. 본딩시트의 상면에, 상면에 전극이 형성된 전자소자를 안착시키는 단계; 전자소자에 상응하는 캐비티가 형성된 절연체를, 본딩시트의 상면에 안착시키는 단계; 전자소자의 상면을 커버하도록, 절연체의 상면에 제1 절연수지를 적층하는 단계; 전극이 노출되도록, 제1 절연수지를 연마하는 단계; 및 연마된 제1 절연수지에, 노출된 전극과 전기적으로 연결되는 제1 회로패턴을 형성하는 단계를 포함하는 전자소자 내장형 인쇄회로기판 제조방법은, 기판회로와 전자소자 연결부위의 정합도를 크게 향상시킬 수 있어 미세한 피치(Pitch)를 갖는 전자부품의 내장에 적용이 가능하며, 나아가 공정이 간소하여 제작원가를 최소화 할 수 있을 뿐만 아니라, 기존의 전자소자 내장기판에서 구현하기 힘든 2층 내장기판 구현에 적합하다.
인쇄회로기판, 전자소자, 전극, 연마, 본딩시트

Description

전자소자 내장형 인쇄회로기판 제조방법{Manufacturing method of printed circuit board having electro component}
본 발명은 전자소자 내장형 인쇄회로기판 제조방법에 관한 것이다.
전자소자들이 소형화, 고밀도화 되면서, 이러한 전자소자를 패키지에 접속하는 기술에서도 보다 미세한 패턴에 대해 대응할 수 있도록 기술이 진화, 발전하고 있다. 특히, 와이어본딩과 같은 전통적인 연결방법의 경우, 약 40~50um 피치의 본딩패드에 대해서도 적용시키기 위해 기술개발이 추진되고 있는 상황이다.
이에 반해, 현재 개발되고 있는 이러한 전자소자의 내장기술에서는 일반적인 레이저 공법이나, 스터드 범프(stud bump)를 이용한 플립칩(flip chip) 공법을 이용하여 미세화에 대응하고 있지만, 각각 장비와 공법에 따라 그 한계가 존재하는 것이 사실이다.
이러한 전자소자가 내장되는 기판에서의 피치 미세화에 있어서, 특히 레이저 공법을 이용하는 경우, 그 핵심 요구사항은 층간 정합도(Registration) 확보 및 내 부연결(interconnection)용 비아(via) 사이즈의 최소화를 위한 절연거리, 즉 절연층 두께의 최소화 등을 들 수 있다. 이에 대해 현재까지 알려진 기술로는 대략 100um 정도의 피치를 대응하는 것이 그 한계이다.
또한, 전자소자와 기판간의 연결에 있어서 레이저를 활용하는 경우 전자소자가 내장되는 층의 회로, 다시 말해 전자소자의 전기적 도통을 위한 패드 등의 높이와 일치하는 층과 이에 상응하는 반대쪽 층의 회로는 전자소자의 연결에는 그 회로로써의 기능을 하지 못하고 단순 정렬(align)과 상/하부의 전기적 연결 역할만 수행하게 되어, 일종의 여분의 회로처럼 제품에 자리잡게 되고, 이에 따라 제품의 소형화 및 고밀도화에는 적합하지 않은 것이 않은 것이 현실이다.
본 발명은 층간 정합도를 확보하고, 비아의 사이즈를 최소화 하여, 제품의 소형화 및 고밀도화를 구현할 수 있으며, 전자소자가 내장될 때 불필요한 여분의 회로요소를 만들지 않는 전자소자 내장형 인쇄회로기판 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 본딩시트의 상면에, 상면에 전극이 형성된 전자소자를 안착시키는 단계; 전자소자에 상응하는 캐비티가 형성된 절연체를, 본딩시트의 상면에 안착시키는 단계; 전자소자의 상면을 커버하도록, 절연체의 상면에 제1 절연수지를 적층하는 단계; 전극이 노출되도록, 제1 절연수지를 연마하는 단 계; 및 연마된 제1 절연수지에, 노출된 전극과 전기적으로 연결되는 제1 회로패턴을 형성하는 단계를 포함하는 전자소자 내장형 인쇄회로기판 제조방법을 제공할 수 있다.
이 때, 제1 절연수지로부터 본딩시트를 관통하는 비아를 형성하는 단계; 및 본딩시트의 하면에 제2 회로패턴을 형성하는 단계를 더 수행할 수 있다.
한편, 본딩시트의 하면에, 제2 절연수지를 적층하는 단계; 제1 절연수지로부터 제2 절연수지를 관통하는 비아를 형성하는 단계; 및 절연수지의 하면에 제2 회로패턴을 형성하는 단계를 더 수행할 수도 있다.
이 때, 제1 절연수지는 제2 절연수지보다 두꺼운 것일 수 있다.
본딩시트는 유리섬유가 함침된 에폭시 수지로 이루어질 수 있으며, 캐비티가 형성된 절연체는 경화된(C-stage) 상태인 것일 수 있다.
본 발명의 바람직한 실시예에 따르면, 기판회로와 전자소자 연결부위의 정합도를 크게 향상시킬 수 있어 미세한 피치(Pitch)를 갖는 전자부품의 내장에 적용이 가능하며, 나아가 공정이 간소하여 제작원가를 최소화 할 수 있을 뿐만 아니라, 기존의 전자소자 내장기판에서 구현하기 힘든 2층 내장기판 구현에 적합하다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발 명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명에 따른 전자소자 내장형 인쇄회로기판 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 전자소자 내장형 인쇄회로기판 제조방법 을 나타내는 순서도이고, 도 2 내지 도 10은 본 발명의 일 실시예에 따른 전자소자 내장형 인쇄회로기판 제조방법을 나타내는 흐름도이다. 도 2 내지 도 10을 참조하면, 전자소자(10a, 10b, 10c), 전극(11a, 11b, 11c), 본딩시트(20, bonding sheet), 절연체(30), 캐비티(32, cavity), 제1 절연수지(41), 제2 절연수지(42), 제1 회로패턴(51), 제2 회로패턴(52), 비아홀(53), 비아(54)가 도시되어 있다.
먼저, 도 5에 도시된 바와 같이, 본딩시트(20)의 상면에, 상면에 전극이 형성된 전자소자를 안착시킨다(S110). 본딩시트(20)에 안착되는 전자소자로는, 도 2에 도시된 바와 같이 양측에 전극(11a)이 형성된 형태의 수동소자(10a), 도 3에 도시된 바와 같이 포스트 형태의 구리 또는 금 전극(11b)이 형성된 능동소자(10b), 도 4에 도시된 바와 같이 스터드 형태의 구리 또는 금 전극(11c)이 형성된 능동소자(11c) 등을 이용할 수 있다. 이 밖에도, 전극이 전자부품의 최외층 표면보다 높게 형성된 형태라면, 어떤 종류의 전자소자라도 이용될 수 있다.
전자소자(10a, 10b, 10c)가 안착되는 본딩시트(20)로는 전자부품을 고정하기에 적합한 정도의 경화 시 유동성을 가진 자재를 이용할 수 있으며, 그 예로는 유리섬유가 함침된 에폭시 수지를 들 수 있다. 이러한 자재를 이용함으로써, 이후 공정을 진행함에 있어, 전자소자(10a, 10b, 10c)의 위치가 변동되는 것을 방지할 수 있으며, 그 결과 신뢰도 높은 정합도를 확보할 수 있게 된다.
본딩시트(20)의 두께는 약 20~40um 정도 일 수 있으며, 20um 이하일 수도 있다.
다음으로, 도 6에 도시된 바와 같이, 전자소자(10b)에 상응하는 캐비티(32)가 형성된 절연체(30)를, 본딩시트(20)의 상면에 안착시킨다(S120). 전자소자(10b)의 두께에 따라 절연체의 두께가 결정되겠지만, 전자소자의 전극을 포함하는 두께가 50um 정도일 때, 절연체(30)의 두께는 약 40um 일 수 있으며, 클리어런스(clearance)는 약 500um 이하로 설정될 수 있다.
이 때, 캐비티(32)가 형성된 절연체(30)는 경화된(C-stage) 상태일 수 있다. 경화된 상태의 절연체(30)를 이용하게 되면, 이 후 수행되는 적층 등의 공정에도 불구하고 클리어런스가 유지될 수 있어, 신뢰도 높은 정합도를 확보하는 데에 유리할 수 있다.
이러한 절연체(30)는, 일반적인 동박적층판(CCL, 미도시)에 캐비티(32)를 가공한 다음, 동박적층판(미도시)의 양면에 형성된 동박을 전부 에칭하는 방법을 통해 제작될 수 있다. 물론, 금속박이 형성되어 있지 않은 절연자재(미도시)에 캐비티를 형성함으로써 절연체(30)를 제작할 수도 있을 것이다.
그리고 나서, 도 7에 도시된 바와 같이, 전자소자(10b)의 상면을 커버하도록, 절연체(30)의 상면에 제1 절연수지(41)를 적층하고(S130), 본딩시트(20)의 하면에도, 제2 절연수지(42)를 적층한다(S140). 제1 절연수지(41)를 적층하는 단계와 제2 절연수지(42)를 적층하는 단계는 단일 공정을 통해 동시에 수행될 수도 있으며, 순차적으로 수행될 수도 있다.
한편, 절연수지가 캐비티(32)에 충전되는 것을 고려하여, 제1 절연수지(41)로는 제2 절연수지(42)보다 두꺼운 것을 이용할 수 있다. 예를 들면, 절연체(30)의 상면에 적층되는 제1 절연수지(41)는 약 40um 정도일 수 있으며, 본딩시트(20)의 하면에 적층되는 제2 절연수지(42)는 약 20um 정도일 수 있다.
이러한 제1 절연수지(41)로는, 전자소자(10b)의 전극(11b)이 손상될 가능성을 줄이기 위해 유리섬유 등이 함침되지 않은 순수 수지 상태의 자재를 이용할 수 있다. 물론, 전극의 형상에 따라 일반적인 프리프레그 자재를 사용하는 것도 가능하다.
그리고 나서, 도 8에 도시된 바와 같이, 절연체를 관통하는 비아홀(53)을 형성한다(S150). 비아홀(53)은 추후 설명할 제2 회로패턴(52)과 제1 회로패턴(51)간의 층간 도통을 구현하기 위한 것으로서, 레이저 드릴 또는 기계적인 드릴 등과 같은 수단에 의해 형성될 수 있다.
그 다음으로, 도 9에 도시된 바와 같이, 전극(11b)이 노출되도록 제1 절연수지(41)를 연마한다(S160). 제1 절연수지(41)를 연마하는 방법으로는 플라즈마 식각과 디스미어(desmear) 공정 등을 이용할 수 있다.
이렇게 전극(11b)을 노출시킨 다음, 도 10에 도시된 바와 같이, 연마된 제1 절연수지(41)에 노출된 전극(11b)과 전기적으로 연결되는 제1 회로패턴(51)을 형성하고(S170), 제2 절연수지(42)에는 제2 회로패턴(52)을 형성한다(S180). 제1 회로패턴(51)과 제2 회로패턴(52)을 형성함과 아울러, 기 가공된 비아홀(53)의 내부에 도전성 물질을 형성함으로써 제1 회로패턴(51)과 제2 회로패턴(52)을 전기적으로 연결하는 비아(54)를 형성할 수도 있다.
이와 같이, 본 실시예에 따르면, 전극(11b)이 노출된 상태에서 제1 절연수 지(41) 상에 제1 회로패턴(51)을 형성함으로써, 높은 정합도를 용이하게 확보할 수 있게 된다. 또한, 전자소자(10b)가 실장된 내층에 곧바로 내층회로(51, 52)를 형성함으로써, 2층 구조를 갖는 박형의 인쇄회로기판을 구현할 수 있게 된다.
다음으로, 본 발명의 제2 실시예에 따른 전자소자 내장형 인쇄회로기판 제조방법에 대해 설명하도록 한다.
도 11은 본 발명의 제2 실시예에 따른 전자소자 내장형 인쇄회로기판 제조방법을 나타내는 순서도이고, 도 12 내지 도 15는 제2 실시예에 따른 전자소자 내장형 인쇄회로기판 제조방법을 나타내는 흐름도이다. 도 12 내지 도 15를 참조하면, 전자소자(10a, 10b, 10c), 전극(11a, 11b, 11c), 본딩시트(20, bonding sheet), 절연체(30), 캐비티(32, cavity), 제1 절연수지(41), 제1 회로패턴(51), 제2 회로패턴(52), 비아홀(53), 비아(54)가 도시되어 있다.
본 실시예는, 전술한 실시예와 비교하여, 제2 절연수지(42)를 적층하는 단계를 생략하고, 본딩시트(20)에 제2 회로패턴(52)을 직접 형성하는 것을 특징으로 한다. 본딩시트(20)도 절연수지로서의 역할을 할 수 있으므로, 두께 조절이나 기타 신뢰성 상의 이슈를 목적으로 하는 경우에는 별도의 제2 절연수지(42)를 이용하지 않을 수 있기 때문이다. 따라서, 본 실시예에서는 전술한 실시예와 동일한 부분에 대한 구체적인 설명은 생략하고, 상기 차이점을 중심으로 설명하도록 한다.
우선, 제1 실시예의 경우와 같이, 본딩시트(20)의 상면에, 상면에 전극(11b)이 형성된 전자소자를 안착시킨 다음(S210), 전자소자(10b)에 상응하는 캐비티(32) 가 형성된 절연체(30)를 본딩시트(20)의 상면에 안착시킨 후(S220), 전자소자(10b)의 상면을 커버하도록 절연체(30)의 상면에 제1 절연수지(41)를 적층한다(S230). 이러한 과정을 통해 제1 절연수지(41)가 적층된 모습이 도 12에 도시되어 있다. 회로를 구현하는 데 있어서 일반적인 회로기판의 경우가 그렇지만, 경우에 따라서는 제1 절연수지(41)을 적층할 때, 반대쪽의 본딩시트(20)의 하면에 동박을 적층하여 회로형성에 활용하는 것도 가능하다.
그리고 나서, 도 13에 도시된 바와 같이, 절연체(30)를 관통하는 비아홀(53)을 형성한 다음(S240), 도 14에 도시된 바와 같이, 전극(11b)이 노출되도록 제1 절연수지(41)를 연마한다(S250). 제1 절연수지(41)를 연마하는 방법으로는 플라즈마 식각과 디스미어(desmear) 공정 등을 이용할 수 있음은 전술한 실시예의 경우와 같다.
이렇게 전극(11b)을 노출시킨 다음, 도 15에 도시된 바와 같이, 연마된 제1 절연수지(41)에 노출된 전극(11b)과 전기적으로 연결되는 제1 회로패턴(51)을 형성하고(S260), 본딩시트(20)의 하면에는 제2 회로패턴(52)을 형성한다(S270). 제1 회로패턴(51)과 제2 회로패턴(52)을 형성함과 아울러, 기 가공된 비아홀(53)의 내부에 도전성 물질을 형성함으로써 제1 회로패턴(51)과 제2 회로패턴(52)을 전기적으로 연결하는 비아(54)를 형성할 수도 있다.
이러한 과정을 통해 제조되는 구조 역시, 전술한 실시예가 제시한 구조와 같이 높은 정합도를 용이하게 확보할 수 있게 된다. 또한, 전자소자(10b)가 실장된 내층에 곧바로 내층회로(51, 52)를 형성함으로써, 2층 구조를 갖는 박형의 인쇄회 로기판을 구현할 수 있게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
도 1은 본 발명의 제1 실시예에 따른 전자소자 내장형 인쇄회로기판 제조방법을 나타내는 순서도이다.
도 2 내지 도 10은 본 발명의 제1 실시예에 따른 전자소자 내장형 인쇄회로기판 제조방법을 나타내는 흐름도이다.
도 11은 본 발명의 제2 실시예에 따른 전자소자 내장형 인쇄회로기판 제조방법을 나타내는 순서도이다.
도 12 내지 도 15는 본 발명의 제2 실시예에 따른 전자소자 내장형 인쇄회로기판 제조방법을 나타내는 흐름도이다.
<도면의 주요부분에 대한 부호의 설명>
10a, 10b, 10c: 전자소자 11a, 11b, 11c: 전극
20: 본딩시트(bonding sheet)
30: 절연체 32: 캐비티(cavity)
41: 제1 절연수지 42: 제2 절연수지
51: 제1 회로패턴 52: 제2 회로패턴
53: 비아(via)

Claims (6)

  1. 본딩시트의 상면에, 상면에 전극이 형성된 전자소자를 안착시키는 단계;
    상기 전자소자에 상응하는 캐비티가 형성된 절연체를, 상기 본딩시트의 상면에 안착시키는 단계;
    상기 전자소자의 상면을 커버하도록, 상기 절연체의 상면에 제1 절연수지를 적층하는 단계;
    상기 전극이 노출되도록, 상기 제1 절연수지를 연마하는 단계; 및
    상기 연마된 제1 절연수지에, 상기 노출된 전극과 전기적으로 연결되는 제1 회로패턴을 형성하는 단계를 포함하는 전자소자 내장형 인쇄회로기판 제조방법.
  2. 제1항에 있어서,
    상기 제1 절연수지로부터 상기 본딩시트를 관통하는 비아를 형성하는 단계; 및
    상기 본딩시트의 하면에 제2 회로패턴을 형성하는 단계를 더 포함하는 전자소자 내장형 인쇄회로기판 제조방법.
  3. 제1항에 있어서,
    상기 본딩시트의 하면에, 제2 절연수지를 적층하는 단계;
    상기 제1 절연수지로부터 상기 제2 절연수지를 관통하는 비아를 형성하는 단계; 및
    상기 절연수지의 하면에 제2 회로패턴을 형성하는 단계를 더 포함하는 전자소자 내장형 인쇄회로기판 제조방법.
  4. 제3항에 있어서,
    상기 제1 절연수지는 상기 제2 절연수지보다 두꺼운 것을 특징으로 하는 전자소자 내장형 인쇄회로기판 제조방법.
  5. 제1항에 있어서,
    상기 본딩시트는 유리섬유가 함침된 에폭시 수지로 이루어지는 것을 특징으로 하는 전자소자 내장형 인쇄회로기판 제조방법.
  6. 제1항에 있어서,
    상기 캐비티가 형성된 절연체는 경화된(C-stage) 상태인 것을 특징으로 하는 전자소자 내장형 인쇄회로기판 제조방법.
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