KR100650707B1

KR100650707B1 - 임베디드 인쇄회로기판 및 그 제작 방법

Info

Publication number: KR100650707B1
Application number: KR1020060007619A
Authority: KR
Inventors: 이요석; 조석현
Original assignee: 삼성전기주식회사
Priority date: 2006-01-25
Filing date: 2006-01-25
Publication date: 2006-11-28

Abstract

임베디드 인쇄회로기판 및 그 제작방법이 개시된다. 절연층의 적어도 일면에 동박이 적층되며 홀을 구비하는 동박 적층판과, 홀의 내부에 삽입되며 접착수단에 의해 동박에 고정되는 칩과, 홀의 내부에 충진되어 접착수단 및 칩의 하부를 매몰하는 하부 충진제와, 홀의 내부에 충진되어 칩의 상부를 매몰하는 상부 충진제와, 동박 적층판 상에 형성되며 상부 충진제에 형성된 비어홀에 의해 칩과 전기적으로 연결되는 도전성 라인으로 이루어지며, 상부 충진제는 비전도성의 무기 입자를 포함하고 하부 충진제는 도전성 입자를 포함하는 임베디드 인쇄회로기판은 칩의 위치를 정확하게 설정할 수 있고 칩의 휨을 방지할 수 있을 뿐만 아니라 칩에 의해 발생하는 열의 방출이 용이하다.

열응력, 열팽창 계수, 휨

Description

임베디드 인쇄회로기판 및 그 제작 방법{IMBEDDED PRINTED CIRCUIT BOARD AND FABRICATING METHOD THEREFORE}

도 1은 본 발명의 일 실시예에 따른 인쇄회로기판을 도시한 단면도.

도 2는 본 발명의 일 실시예에 따른 인쇄회로기판 제작방법에서 동박 적층판에 홀을 형성한 단면도.

도 3은 본 발명의 일 실시예에 따른 인쇄회로기판 제작방법에서 홀에 의해 노출되는 하부동박 상에 접착수단을 도포한 상태를 도시한 평면도.

도 4는 본 발명의 일 실시예에 따른 인쇄회로기판 제작방법에서, 칩의 실장 후 접착수단이 변형된 형태를 나타낸 평면도.

도 5는 본 발명의 일 실시예에 따른 인쇄회로기판 제작방법에서, 칩의 실장 후 하부 충진제 및 상부 충진제를 충진한 상태를 나타낸 단면도.

도 6은 본 발명의 일 실시예에 따른 인쇄회로기판 제작방법에서, 상부 충진제 상에 비어홀을 형성한 상태를 나타낸 단면도.

<도면 부호의 설명>

11: 하부동박 13: 절연층

15: 상부동박 17: 홀

19: 접착수단 21: 칩

23: 상부 충진재 25: 하부 충진재

27: 비어홀 29: 도전성 라인

본 발명은 임베디드 인쇄회로기판 및 그 제작방법에 관한 것이다.

최근, 휴대용 단말기 및 노트북의 보급에 수반하여 고속 동작이 요구되는 전자기기가 널리 사용되고 있으며, 이에 따라 고속 동작이 가능한 인쇄회로기판이 요구되고 있다. 이와 같은 고속동작을 위해서는 인쇄회로기판에 있어서 배선 및 전자부품의 고밀도화가 필요하다.

이와 같은 고밀도화를 달성하기 위한 수단으로 빌드 업(build up) 방법이 알려져 있다. 빌드 업 방법은, 예를 들면, 동박 에칭(etching) 등에 의해 배선이 형성되는 양면 동장 유리 에폭시(glass epoxy) 등으로 되는 코어(core) 기판의 표면에 감광성 수지를 도포한 후 노광 현상하고 비어홀(via hole)을 구비하는 절연층을 형성한 뒤, 그 표면에 무전해 동도금을 행한다. 그리고 이것을 레지스트(regist) 도포, 에칭(etching) 및 레지스트 제거에 의하여 비어홀 도체 및 배선 회로층을 형성한다. 그리고 상기 감광성 수지에 의한 절연층의 형성과 비어홀 도체 및 배선 회로층을 형성하는 과정을 반복한 후, 드릴 등에 의하여 스루홀(through hole)을 형성하고 스루홀 내에 도금층을 형성하여 층간 배선 회로층을 접속하게 한다.

그리고 종래의 인쇄회로기판에서는 프리프레그(prepreg)라고 불리는 유기 수지를 포함하는 평판의 표면에 동박을 적층한 후, 이것을 에칭한 후 미세한 회로를 형성하고 적층한다. 그리고 마이크로 드릴을 이용하여 스루홀을 펀칭한 후 홀 내부에 도금법에 의하여 금속을 부착시켜 스루홀 도체를 형성함으로써 각 층간을 전기적으로 접속한다. 또한, 절연층에 형성한 비어홀 내부에 금속 분말을 충전하여 비어홀 도체를 형성한 후 다른 절연층을 적층하고 다층화한 배선 기판도 제안되고 있다.

상기와 같이, 금속 분말의 충전에 의해서 비어홀 도체를 형성하는 방법은 비어홀 도체의 소형화가 가능함과 동시에 임의의 위치에서 비어홀을 형성할 수 있다는 점에서 유리하다. 또한, 빌드 업 방법에 의해서 형성되는 인쇄회로기판에 의해서도 고밀도 배선이 가능하다. 그러나 인쇄회로기판에 여러 가지의 전기소자를 탑재하는 경우에는 기판의 표면에 실장할 수밖에 없기 때문에 기판의 소형화에는 한계가 있었다.

이와 같은 문제를 해결하기 위하여, 최근에는 기판을 절연체 등에 임베딩(embedding)하는 방법이 제안되고 있다. 즉, 절연체의 내부에 전자소자가 내장되는 홀을 형성한 후 전자소자를 위치시켜 충전제 등을 이용하여 고정하는 방법이다. 이와 같은 임베딩 공정에 의하면, 전기소자가 기판에 표면에 실장되는 것이 아니라 기판의 내부에 임베딩되기 때문에 기판의 소형화 및 고밀도화가 가능할 뿐만 아니 라 기판의 고성능화 또한 가능하다.

그러나 종래의 임베딩 방법에서 전기소자는 직경이 작은 홀의 내부에 실장되기 때문에 그 위치를 정확하게 설정하는 것에는 많은 어려움이 있다. 또한, 전기소자와 같은 칩이 절연체의 내부에 실장되기 때문에 칩에 의해 발생하는 열의 방출이 용이하지 않을 뿐만 아니라, 열응력으로 인해 균열이 발생하거나 칩의 위치가 어긋나는 문제점이 유발된다.

본 발명은 칩의 위치를 정확하게 설정할 수 있고 칩의 휨을 방지할 수 있는 임베디드 인쇄회로기판 및 그 제작방법을 제공한다.

본 발명은 칩에 의해 발생하는 열의 방출이 용이하고 열응력에 따른 균열 등을 방지할 수 있는 임베디드 인쇄회로기판 및 그 제작방법을 제공한다.

본 발명의 일 측면에 따른 임베디드 인쇄회로기판은, 절연층의 적어도 일면에 동박이 적층되며 홀을 구비하는 동박 적층판과, 홀의 내부에 삽입되며 접착수단에 의해 동박에 고정되는 칩과, 홀의 내부에 충진되어 접착수단 및 칩의 하부를 매몰하는 하부 충진제와, 홀의 내부에 충진되어 칩의 상부를 매몰하는 상부 충진제와, 동박 적층판 상에 형성되며 상부 충진제에 형성된 비어홀에 의해 칩과 전기적으로 연결되는 도전성 라인으로 이루어지며, 상부 충진제는 비전도성의 무기 입자 를 포함하고 하부 충진제는 도전성 입자를 포함한다.

본 발명의 실시예들에 따른 임베디드 인쇄회로기판은 다음과 같은 특징들을 하나 또는 그 이상 구비할 수 있다. 예를 들면, 상부 충진제는 실리콘 다이옥사이드(Silicon dioxide), BT(Bismaleimide Triazine), BST(Barium Strontium Titanate), ST(Strontium Titanate), 실리콘 니트라이드(silicon Nitride), 알루미늄 옥사이드(Aluminum Oxide) 중 어느 하나 또는 이들의 조합에 의해 형성될 수 있고, 하부 충진제는 구리 또는 알루미늄 필러를 포함할 수 있다. 그리고 하부 충진제는 칩의 중앙 부분까지 충진될 수 있다.

접착수단은 칩의 하면 또는 동박의 일면에 3개 이상의 부분에 형성될 수 있는데, 구체적으로는 칩의 사각 형상을 가지는 경우 접착수단은 칩의 하면 또는 동박의 일면에서 칩의 모서리에 대응하는 부분에 형성될 수 있다. 그리고 접착수단은 칩의 중앙에 대응하는 부분에 추가적으로 형성될 수도 있다.

본 발명의 일 측면에 따른 임베디드 인쇄회로기판 제작방법은, 절연체의 일면 또는 양면에 동박이 적층된 동박 적층판에 홀을 형성하는 단계와, 홀에 의해 노출되는 동박 상에 접착수단을 형성하는 단계와, 접착수단 상에 칩을 실장하는 단계와, 홀의 내부에 전도성 입자를 포함하는 하부 충진제를 충진하여 접착수단 및 칩의 하부를 매몰하는 단계와, 홀의 내부에 비전도성의 무기 입자를 포함하는 상부 충진제를 충진하여 칩의 상부를 매몰하는 단계와, 칩과 연결되는 도전성 라인을 형성하는 단계를 포함한다.

이하, 본 발명에 따른 임베디드 인쇄회로기판 및 그 제작방법의 실시예를 첨부 도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 임베디드 인쇄회로기판은 동박적층판(10)에 형성된 홀(17)의 내부에 칩(21)이 위치되고, 칩(21)을 임베딩(imbedding)하는 하부 충진제(25) 및 상부 충진제(23)가 순차적으로 충진된다. 그리고 동박 적층판(10)의 상부동박(도 2의 15 참조)을 제거한 후 도전성 라인(29)을 형성하여, 칩(21)을 외부와 연결한다.

본 실시예에 따른 임베디드 인쇄회로기판은 도전성을 가지는 하부 충진재(25)와 비도전성을 가지는 무기성의 상부 충진재(23)를 구비하는 것을 특징으로 한다. 비도전성(nonconductive) 및 무기(inorganic)성의 상부 충진재(23)는 열에 의한 영향을 잘 받지 않으며, 도전성의 하부 충진재(25)는 칩(21)에 의해 방출되는 열의 방출을 용이하게 하기 때문에, 열 팽창 계수의 차이에 의한 열응력이 발생하지 않게 된다. 그리고 칩(21)의 실장 시, 도 3에 도시된 바와 같이, 칩(21)의 각 모서리 및 중앙 부분에 접착부재(19)를 형성하여 칩(21)을 실장하기 때문에 칩(21)의 위치설정이 용이하고, 칩(21) 자체의 휨을 방지할 수 있다.

동박적층판(10)은 절연층(13)의 일면 또는 양면에 하부동박(11) 및 상부동박(15)이 적층되어 있는 기재(substrate)이다. 동박적층판(10) 소정의 위치에는 추후 공정에 의해 칩(21)이 임베딩되는 홀(17)이 형성된다. 홀(17)의 깊이는 하부동 박(11)이 외부로 노출될 수 있을 정도면 족하고, 홀(17)의 단면의 크기 또한 칩(21)이 위치할 수 있을 정도면 된다. 따라서 홀(17)의 하면은 하부동박(11)과 접하고 측면은 절연 물질인 절연층(13)과 접한다.

하부동박(11)에는 추후 공정에 의해 회로 패턴(미도시)이 형성될 수 있으며, 상부동박(15)은 추후 공정에 의해 제거된다. 그리고 하부동박(11) 및 상부동박(15)은 칩(21)의 실장시, 충진제의 충진시 또는 도전성 라인(29)의 형성시 기판 전체의 휨(warpage)을 방지하는 역할을 한다.

칩(21)은 접착수단(19)에 의해 하부동박(11) 상에 고정된다. 접착수단(19)을 형성하는 방법은, 도 3에 도시된 바와 같이, 칩(21)의 각 모서리 및 중앙 부분 대응하는 부분에 접착수단(19)을 형성한 후 칩(21)을 고정한다. 따라서 본 실시예에 따른 임베디드 인쇄회로기판은 칩(19)의 실장으로 인해 에어 포켓(air pocket) 및 칩(19) 자체의 휨(warpage)이 발생하지 않게 되는데, 이에 대해서는 아래에서 더욱 구체적으로 설명하기로 한다.

칩(21)은 상면과 하면을 각각 구비한다. 칩(21)의 상면은 도 1에 도시된 바와 같이 상부 충진재(23)와 접하며 도전성 라인(29)에 의해서 외부와 전기적으로 연결되는 부분을 의미한다. 그리고 칩(21)의 하면은 접착재(19)에 의해 하부 동박(11)에 고정되는 면을 의미한다.

칩(21)은 2125, 3216 및 TANTAL과 같은 소형 칩 뿐만 아니라, CONNECTOR류, SOP(Small Outline Package, Lead가 양쪽 방향 밖으로 향하는 IC), SOJ(Small Outline Junction, Lead가 양쪽 방향 안으로 향하는 IC), QFP(Quad Flat Package, Lead가 밖으로 향하는 네모꼴의 납작한 IC), PLCC(Plastic Leadless Carry Package, Lead가 안쪽으로 향하는 IC), BGA(Ball Grid Array, 격자 형태로 패키지의 바닥에 솔더 볼이 붙어있는 리드가 없는 부품), CSP(Chip Size Package) 등일 수 있다.

칩(21)에 의해 발생되는 열은 하부 충진제(25)를 통하여 외부로 방출된다. 그리고 칩(21)의 상면은 도전성 라인(29)에 의해 외부와 전기적으로 연결된다.

접착수단(19)은, 도 3에 도시된 바와 같이, 사각 형태의 칩(19)의 각 모서리 및 칩(19)의 중앙 부분에 형성되어 칩(19)을 하부동박(11)에 고정한다. 접착수단(19)으로는 솔더볼, 접착제 등을 사용할 수 있고, 가격이 비교적 저렴한 유기 접착제를 사용할 수도 있다. 유기 접착제로는 표면 실장 부품용(Surface Mount Device) 칩 접착제(chip adhesive)일 수 있다.

하부 충진제(25)는 홀(17)의 내부에 충진되어 칩(21)의 하부 및 접착부재(19)를 매몰한다. 하부 충진제(25)에는 금속 입자(metal particle)와 같은 도전성의 입자가 포함되어, 칩(21)에 의해 발생하는 열의 방출을 용이하게 한다. 금속 입자로는 구리 또는 알루미늄과 같은 열전도성이 좋은 우수한 금속을 사용할 수 있다. 하부 충진제(25)는 칩(21)의 중앙 부분까지 충진될 수 있다.

상부 충진제(23)는 홀(17)의 내부에 충진되어 칩(21)의 상부를 매몰한다. 상부 충진제(23)에는 무기(inorganic)성의 비전도성 입자가 포함된다. 무기 입자는 약 100℃까지는 열에 의해 영향을 받지 않기 때문에, 상부 충진제(23)는 열 팽창 계수를 줄일 수 있게 된다. 그리고 상부 충진제(23)는 칩(21)에 의해 발생하는 열 을 방출하는 하부 충진제(25)와 접하고 있기 때문에, 열팽창에 의한 균열 또는 칩(21) 또는 회로(미도시)가 박리되는 것이 방지될 수 있다.

상부 충진제(23)로 사용될 수 있는 대표적인 것으로는 실리콘 다이옥사이드(Silicon Dioxide), BT(Bismaleimide Triazine), BST(Barium Strontium Titanate), ST(Strontium Titanate), 실리콘 니트라이드(Silicon Nitride), 알루미늄 옥사이드(Aluminum Oxide) 등이 있다.

도전성 라인(29)은 비전도성의 상부 충진제(23)에 매몰된 칩(21)과 외부를 연결하는 역할을 한다. 도전성 라인(29)은 상부 충진제(23)에 형성된 비어홀(27)의 내부에 구리 도금 및 에칭 공정 등에 의해 형성된다. 한 쌍의 비어홀(27)은 비전도성의 상부 충진제(23)에 형성되기 때문에 비어홀(27) 사이에 쇼트(short)가 발생하지 않게 된다.

이하에서는, 본 발명이 일 실시예에 따른 임베디드 인쇄회로기판 제작방법에 대해 도 2 내지 도 6을 참조하면서 설명하기로 한다.

도 2를 참조하면, 동박 적층판(10)의 소정의 위치에는 상부동박(15) 및 절연층(13)을 관통하는 홀(17)이 형성되어 있다. 상부동박(15)은 에칭에 의해 그리고 절연층(13)은 CO₂ 레이저에 의해 제거할 수 있다. 물론 탄산 가스 레이저 뿐만 아니라 UV-YAG 레이저 또는 UV-Vanadate 레이저 등을 사용할 수도 있다. 홀(17)의 형성에 의해 하부동박(11)의 일부가 외부로 노출된다.

도 3을 참조하면, 홀(17)의 내부에는 칩(21)을 하부동박(11) 상에 고정하는 접착수단(19)이 형성되어 있다. 접착수단(19)은 칩(21)을 하부동박(11)과 수평하게 위치 설정하기 위해서, 3개 이상의 위치에 형성될 수 있다. 그리고 일반적인 칩(21)의 형태가 사각형이므로, 칩(21)의 각각의 모서리에 대응하는 위치에 접착수단(19a, 19b, 19c, 19d)이 형성될 수 있다. 그리고 칩(21)의 실장 시 칩(21) 자체의 휨을 방지하기 위해, 칩(21)의 중앙 부분에도 접착수단(19e)을 형성한다.

접착수단(19)을 형성하는 방법은 분사(dispensing) 또는 형상 인쇄(stencil) 등에 의한다. 그리고 접착수단(19)은 하부동박(11) 상에 형성될 수도 있지만, 칩(21)의 이면에 직접 형성될 수도 있다.

도 4를 참조하면, 칩(21)이 접착수단(19)에 의해 하부동박(11) 상에 실장되면 접착수단(19)은 칩(21)의 실장시 가해지는 압력에 의해 변형되어 일정한 면적을 형성한다. 그리고 칩(21)의 중앙 부분은 접착수단(19)에 의해 고정되기 때문에, 에어 포켓(air pocket)이 발생할 가능성이 없게 된다.

도 5를 참조하면, 칩(21)을 실장한 후 홀(17)의 내부에 하부 충진제(25) 및 상부 충진제(23)가 순차적으로 충진된다. 하부 충진제(25)는 도전성 입자를 포함하고 있기 때문에 칩(21)에 의해 발생하는 열의 방출을 용이하게 한다. 그리고 상부 충진제(23)는 비전도성의 무기 입자를 포함하고 있기 때문에, 열에 의한 영향을 비교적 적게 받게 된다. 따라서 본 실시예에 따른 임베디드 인쇄회로기판 제작방법은 칩(21)에 의해 발생하는 열에 의해 열 응력이 발생하지 않을 뿐만 아니라, 이로 인해 회로 패턴 또는 칩(21)의 어긋남이 없게 된다.

도 6을 참조하면, 칩(21)을 외부와 연결하기 위해서, 상부 충진제(23)로부 터 칩(21)의 상면에까지 비어홀(27)을 형성한다. 비어홀(27)은 CO₂ 레이저, UV-YAG 레이저 또는 UV-Vanadate 레이저 등에 의해 천공될 수 있다. 그리고 화학 금속 연마(Chemical Mechanical Polishing, CMP) 공정에 의해 상부동박(15)을 제거한 후 구리 도금을 실시하여 비어홀(27)의 내부를 충진함과 동시에 도전성 라인(29)을 형성하기 위한 동박층을 형성한다. 그리고 에칭 공정 등에 의해 도전성 라인(29)을 형성한다.

이상에서 본 발명의 실시예를 설명하였지만, 본 발명의 다양한 변경예와 수정예도 본 발명의 기술적 사상을 구현하는 한 본 발명의 범위에 속하는 것으로 해석되어야 한다.

본 발명은 칩의 위치를 정확하게 설정할 수 있고 칩의 휨을 방지할 수 있는 임베디드 인쇄회로기판 및 그 제작방법을 제공할 수 있다.

본 발명은 칩에 의해 발생하는 열의 방출이 용이하고 열응력에 따른 균열 등을 방지할 수 있는 임베디드 인쇄회로기판 및 그 제작방법을 제공할 수 있다.

Claims

절연층의 적어도 일면에 동박이 적층되며 홀을 구비하는 동박 적층판과;

상기 홀의 내부에 삽입되며 접착수단에 의해 상기 동박에 고정되는 칩과;

상기 홀의 내부에 충진되어 상기 접착수단 및 상기 칩의 하부를 매몰하는 하부 충진제와;

상기 홀의 내부에 충진되어 상기 칩의 상부를 매몰하는 상부 충진제와;

상기 동박 적층판 상에 형성되며 상기 상부 충진제에 형성된 비어홀에 의해 상기 칩과 전기적으로 연결되는 도전성 라인;으로 이루어지며,

상기 상부 충진제는 비전도성의 무기 입자를 포함하고 상기 하부 충진제는 도전성 입자를 포함하는 임베디드 인쇄회로기판.
제 1 항에 있어서,

상기 상부 충진제는 실리콘 다이옥사이드(Silicon dioxide), BT(Bismaleimide Triazine), BST(Barium Strontium Titanate), ST(Strontium Titanate), 실리콘 니트라이드(silicon Nitride), 알루미늄 옥사이드(Aluminum Oxide) 중 어느 하나 또는 이들의 조합에 의해 형성되는 임베디드 인쇄회로기판.
제 1 항에 있어서,

상기 하부 충진제는 구리 또는 알루미늄 필러를 포함하는 임베디드 인쇄회로기판.
제 1 항에 있어서,

상기 하부 충진제는 상기 칩의 중앙 부분까지 충진되는 임베디드 인쇄회로기판.
제 1 항에 있어서,

상기 접착수단은 상기 칩의 하면 또는 상기 동박의 일면에 3개 이상의 부분에 형성되는 임베디드 인쇄회로기판.
제 5 항에 있어서,

상기 칩의 사각 형상을 가지고,

상기 접착수단은 상기 칩의 하면 또는 상기 동박의 일면에서 상기 칩의 모서리에 대응하는 부분에 형성되는 임베디드 인쇄회로기판.
제 6 항에 있어서,

상기 접착수단은 상기 칩의 중앙에 대응하는 부분에 추가적으로 형성되는 임베디드 인쇄회로기판.
(a) 절연체의 일면 또는 양면에 동박이 적층된 동박 적층판에 홀을 형성하는 단계와;

(b) 상기 홀에 의해 노출되는 상기 동박 상에 접착수단을 형성하는 단계와;

(c) 상기 접착수단 상에 칩을 실장하는 단계와;

(d) 상기 홀의 내부에 전도성 입자를 포함하는 하부 충진제를 충진하여 상기 접착수단 및 상기 칩의 하부를 매몰하는 단계와;

(e) 상기 홀의 내부에 비전도성의 무기 입자를 포함하는 상부 충진제를 충진하여 상기 칩의 상부를 매몰하는 단계와;

(f) 상기 칩과 연결되는 도전성 라인을 형성하는 단계;를

포함하는 임베디드 인쇄회로기판 제작방법.