CN112509991A - 集成电路封装结构、集成电路封装单元及相关制造方法 - Google Patents

集成电路封装结构、集成电路封装单元及相关制造方法 Download PDF

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Abstract

提出了一种集成电路(IC)封装结构、封装单元及制作IC封装结构的方法。该IC封装结构可以包括面板状的封装单元阵列，其中每个封装单元中至少封有一个IC芯片/晶片；包封材料层，填充各封装单元之间的空隙，至少部分地包裹各封装单元中的IC芯片/晶片，并且在对应于每个IC芯片/晶片的背面上的部分具有开口，将每个IC芯片/晶片的背面的全部或至少一部分暴露；以及金属层，采用电镀工艺制作于所述IC封装结构的整个背面侧并填充所述开口，使该金属层与每个IC芯片/晶片的背面的被暴露的部分直接接触，从而极大程度地提升IC芯片/晶片的散热能力。

Description

集成电路封装结构、集成电路封装单元及相关制造方法
技术领域
本公开的实施例涉及集成电路，特别地，涉及用于集成电路芯片的封装结构及封装方法。
背景技术
在集成电路产品或者系统电路板上以更小的尺寸集成更多集成电路芯片和电路元件(即提高集成度)成为集成电路发展的重要趋势。集成电路芯片通常被封装成可焊接/安装/插接在系统电路板上的形式，封装好的集成电路芯片具有输入/输出(I/O)引脚或焊料凸起以允许集成电路芯片与外部电路进行电气连接和信号交换。为了进一步提高集成度，期望将集成电路芯片封装尺寸进一步缩小，目前可采用集成电路芯片的面板级封装技术。然而随着集成度的不断提升，封装后的集成电路芯片的散热性能也变得尤为重要。
发明内容
本公开的一个实施例提出了一种集成电路芯片(IC)封装结构，可以包括：制作成面板状的封装单元的阵列，其中每个封装单元包括至少一个被封装于其中的集成电路芯片/晶片，每个集成电路芯片/晶片具有正面以及与该正面相对的背面；包封材料层，填充各封装单元之间的空隙，至少部分地包裹各封装单元中的集成电路芯片/晶片，其中该包封材料层在对应于每个集成电路芯片/晶片的背面上的部分具有开口，将每个集成电路芯片/晶片的背面的全部或至少一部分暴露；以及金属层，采用电镀工艺制作于所述IC封装结构的整个背面侧并填充所述开口，使该金属层与每个集成电路芯片/晶片的背面的被暴露的部分直接接触，其中所述IC封装结构的背面侧指集成电路芯片 /晶片的背面所朝向的那一侧。
根据本公开的一个实施例，所述封装单元的阵列为M行乘N列的矩形阵列，M和N均为大于等于1的正整数。
根据本公开的一个实施例，所述面板状的封装单元的阵列的面板尺寸选用300mm*300mm、580mm*600mm、800mm*800mm,240mm*74mm、189mm*68mm 其中之一与制作工艺相适应的尺寸。
根据本公开的一个实施例，可以在每个集成电路芯片/晶片的背面上方的包封材料层中形成一个相对大的开口，将集成电路芯片/晶片的背面的全部或者大部分暴露。在另外的实施例中，可以在每个集成电路芯片/晶片的背面上方的包封材料层中形成多个相对小的开口，将集成电路芯片/晶片的背面的多个部分暴露。在另外的实施例中，也可以将IC封装结构的整个背面上的包封材料层去除，以将每个集成电路芯片/晶片的背面全部暴露。
根据本公开的一个实施例，每个集成电路芯片/晶片的正面制作有多个金属焊盘。
根据本公开的一个实施例，所述IC封装结构可以进一步包括：再布线结构，将每个集成电路芯片/晶片的所述多个金属焊盘引出以允许每个集成电路芯片/晶片与外部电路进行电气连接和信号交换。
根据本公开的一个实施例，所述IC封装结构可以进一步包括：对应于每个集成电路芯片/晶片的多个金属凸起/金属柱，与所述多个金属焊盘电气连接。
根据本公开的一个实施例，所述多个金属凸起/金属柱穿过第一层间介电层，电耦接至再布线金属层，所述多个金属凸起/金属柱由该第一层间介电层相互隔离。
根据本公开的一个实施例，所述IC封装结构可以进一步包括：第一再布线金属层，通过制作于第二层间介电层中的通孔与所述多个金属凸起/金属柱互相电气连接。
根据本公开的一个实施例，所述金属层包括电镀铜层。
根据本公开的一个实施例，所述金属层进一步包括导电种子层。
根据本公开的一个实施例，所述种子层包括钛-铜堆叠。
本公开的另一个实施例提出了一种集成电路(IC)封装单元包括：至少一个被封装于其中的集成电路芯片/晶片，每个集成电路芯片/晶片具有正面以及与该正面相对的背面；包封材料层，填充该封装单元并至少部分地包裹该IC封装单元中的各集成电路芯片/晶片，其中该包封材料层在对应于每个集成电路芯片/晶片的背面上的部分具有开口，将每个集成电路芯片/晶片的背面的全部或至少一部分暴露；以及金属层，采用电镀工艺制作于所述IC 封装单元的整个背面侧并填充所述开口，使该金属层与每个集成电路芯片/ 晶片的背面的被暴露的部分直接接触，其中所述IC封装单元的背面侧指集成电路芯片/晶片的背面所朝向的那一侧。
本公开的再一个实施例提出了一种制作集成电路(IC)封装结构的方法包括：将多个待封装的集成电路芯片/晶片黏贴于载板上；制作包封材料层，填充各集成电路芯片/晶片之间的间隙，覆盖并包裹各集成电路芯片/晶片；
去除包封材料层的至少一部分，以形成开口，将每个集成电路芯片/晶片的背面的全部或至少一部分暴露；在制作有开口的包封材料层以及各集成电路芯片/晶片被暴露的背面上形成种子层；以及在所述种子层上电镀金属材料以形成金属层，使该金属层与每个集成电路芯片/晶片的背面的被暴露的部分直接接触。
附图说明
下面的附图有助于更好地理解接下来对本公开实施例的描述。为简明起见，不同附图中相同或类似的组件或结构采用相同的附图标记。
图1A示意出了根据本公开一实施例的集成电路芯片(IC)封装结构100 的平面俯视图。
图1B至图1E示意出了根据本公开各示例性实施例的对应于图1A所示 IC封装结构100的局部纵向(Z轴方向)剖面图。
图2A至2F示意出了根据本公开一实施例的制作集成电路芯片封装结构的方法中部分阶段的剖面流程示意图。
具体实施方式
在下面对本公开的详细描述中，为了更好地理解本公开的实施例，描述了大量的电路、元件、方法等的具体细节。本领域技术人员将理解，即使缺少一些细节，本公开同样可以实施。为清晰明了地阐述本公开，一些为本领域技术人员所熟知的细节在此不再赘述。
图1A示意出了根据本公开一实施例的集成电路芯片(IC)封装结构100 的平面俯视图。图1A可以看作是在相互垂直的X轴、Y轴和Z轴定义的垂直坐标系中示意出了该IC封装结构100在X-Y平面上的俯视图。如图1A的示例，该IC封装结构100可以包括制作成面板状的封装单元101的阵列,以虚线示意出各封装单元101之间的边界。本领域的技术人员应该理解，各封装单元101可以表示稍后将被沿Z轴以所示意的虚线边界切割成各自独立的封装单元101的在该面板状IC封装结构100上的对应部分。本申请的示例虽将该面板状IC封装结构100(或可认为该面板状的封装单元101的阵列)的面板形状(这里指在X-Y平面上的俯视形状)示意为矩形，但这仅仅是举例而不对该面板形状作任何限定，在其它实施例中可以是例如圆形、多边形或其它形状。本申请也不对该面板状IC封装结构100(或可认为该面板状的封装单元101的阵列)的面板尺寸(这里指在X-Y平面上的尺寸)做限定，比如对于矩形面板，该面板尺寸可以选用300mm*300mm、580mm*600mm、 800mm*800mm,240mm*74mm、189mm*68mm等等多种与制作工艺相适应的尺寸。封装单元101的阵列可以是任意合适数量和形状(这里指在X-Y平面上的俯视形状)的阵列排列，作为示例，图1A示意为M行乘N列的矩形阵列，其中M和N均为大于等于1的正整数。将这样的制作有M*N阵列的封装单元101 的面板状IC封装结构100沿Z轴以封装单元101为单位进行切割，将得到 M*N个独立的封装单元101。本领域的技术人员应该理解在图1A的平面俯视图中每个封装单元101的大部分细节结构并未示意出。
图1B示意出了图1A所示IC封装结构100的局部纵向(Z轴方向)剖面图，可以看作对应于沿图1A的A-A’切割线纵向切割所得的局部剖面。IC 封装结构100中的每个封装单元101可以包括至少一个被封装于其中的集成电路芯片/晶片102，由包封材料层104(例如环氧树脂模塑料层或者其它塑封材料层等等)包裹。包封材料层104可以填充封装单元101的阵列中各封装单元101之间的空隙，覆盖并包裹各封装单元101中的集成电路芯片/晶片102，将各集成电路芯片/晶片102相互电气隔离并起到隔湿以及对IC封装结构100的整个面板进行塑型等等的作用。在图1B示意的例子中，沿图1A的 A-A’切割线纵向切割所展现的封装单元101中包括一个集成电路芯片/晶片 102。本领域的技术人员应该理解，在其它实施例中或者沿其它切割线在图1A的其它部位纵向切割所展现的封装单元101可以包括两个及以上的集成电路芯片/晶片102。例如，图1C示意出了图1A所示IC封装结构100的另一局部纵向(Z轴方向)剖面图，可以看作对应于沿图1A的B-B’切割线纵向切割所得的局部剖面。在图1C的例子中所展现的封装单元101包括两个集成电路芯片/晶片102。不同的封装单元101中所封装的集成电路芯片/晶片 102的个数以及排布或堆叠方式可以不同，各集成电路芯片/晶片102的尺寸及所实现的电路功能可以相同也可以不同，根据各封装单元101所要实现的具体电路功能而定，本申请不做赘述。
每个集成电路芯片/晶片102可以包括制作有集成电路的衬底103。本领域的技术人员应该理解衬底103可以包括硅(Si)等半导体材料，锗硅(SiGe) 等化合物半导体材料，或者绝缘体上硅(SOI)等其他形式的衬底。制作于衬底103中的集成电路可以通过多个金属焊盘105被耦接至集成电路芯片/晶片 102外部的电路。集成电路芯片/晶片102的制作有金属焊盘105的面可以被提及为正面(图1B中标记为102T)，与该正面102T相对的面可以被提及为背面(图1B中标记为102B)。相应地，对于IC封装结构100和其中的每个封装单元101而言，集成电路芯片/晶片102的正面102T所朝向(例如图1B 中用向下的箭头示意出这个朝向)的那一侧(图1B中标记为100T)可以被提及为IC封装结构100/封装单元101的正面侧，集成电路芯片/晶片102的背面102B所朝向(例如图1B中用向上的箭头示意出这个朝向)的那一侧(图 1B中标记为100B)可以被提及为IC封装结构100/封装单元101的背面侧。包封材料层104在对应于每个集成电路芯片/晶片102背面102B上的部分具有开口104V，将每个集成电路芯片/晶片102的背面102B的全部或至少一部分暴露。本申请对开口104V的形状、大小、数量不做限制。例如：根据图 1B和图1C的示意，本领域的技术人员应该理解，可以在每个集成电路芯片/ 晶片102的背面102B上方的包封材料层104中形成一个相对大的开口104V，将集成电路芯片/晶片102的背面102B的全部或者大部分暴露。图1D则示意出了一个变型的例子，可以在每个集成电路芯片/晶片102的背面102B上方的的包封材料层104中形成多个相对小的开口104V，将集成电路芯片/晶片 102的背面102B的多个部分暴露。图1E则示意出了另一个变型的例子，可以将IC封装结构100的整个背面进行打磨/抛光(例如采用化学打磨和/或机械研磨等方式)，直至将集成电路芯片/晶片102的背面102B全部暴露。
根据本公开图1A至图1E的示意性实施例，IC封装结构100还包括金属层106，采用电镀工艺制作于IC封装结构100的整个背面侧100B并填充所述开口104V，使该金属层106与每个集成电路芯片/晶片102的背面102B的被暴露的部分(即：每个集成电路芯片/晶片102的背面102B的不被包封材料层104所覆盖的部分)直接接触。该金属层106可以通过电镀诸如铜、镍、金等金属材料制成。由于该金属层106通过电镀工艺制作，此过程中，金属层106与每个集成电路芯片/晶片102的背面102B的交界面处产生材料间(金属层106的金属材料与衬底103的衬底材料之间)的分子键合，可以达到非常牢固的结合，不易脱落，无需采用任何额外的粘结层或者粘结材料(这些粘结层或粘结材料通常为树脂类材料，导热性能远不及金属层106)。这样不仅节约工艺成本，而且该金属层106与每个集成电路芯片/晶片102的背面 102B直接接触可以极大程度地增强集成电路芯片/晶片102的散热能力，提升集成电路芯片/晶片102的散热性能。在一个实施例中，该金属层106可以包括种子层1061(同时参见图2D示意)、形成于种子层1061上的主体金属层1062(同时参见图2D示意，例如铜层或者铜-镍堆叠层或者其它单金属层或者多层单金属的堆叠层)。在一个实施例中，该金属层106可以进一步包括形成于主体金属层1062上的抗氧化金属层1063(同时参见图2D示意，例如电镀SUS合金层)。
在一个实施例中，每个集成电路芯片/晶片102的正面102T上制作的金属焊盘105(例如铝焊盘或者铜焊盘)可以是集成电路芯片/晶片102的输入 /输出(I/O)焊盘。在1A至图1E示意的例子中，金属焊盘105可以通过再布线结构107耦接至IC封装结构100的封装引脚/焊料凸起以允许集成电路芯片/晶片102与外部电路进行电气连接和信号交换。再布线结构107可以包括一层或多层层间介电层和再布线金属层，本公开不做赘述。比如，参考1A至图1E示意的例子，再布线结构107可以包括穿过第一层间介电层1081的金属柱108，例如对应于每个集成电路芯片/晶片102可以制作有多个金属柱 108，与相应的金属焊盘105电气连接，并电连接至再布线金属层(例如第一再布线金属层1072)。再布线金属层可以包括，例如第一再布线金属层1072，穿过第二层间介电层1071与该多个金属柱108互相电气连接。在一些实施例中，再布线金属层还可以进一步包括例如第二再布线金属层1074，穿过第三层间介电层1073与所述第一再布线金属层1072相互电气连接。本领域的技术人员应该理解，第一层间介电层1081、第二层间介电层1071以及第三层间介电层1073可以包含相同的介电材料，也可以包含不同的介电材料。
图2A至2F示意出了根据本公开一实施例的制作集成电路芯片(IC)封装结构(例如以上根据图1A至图1E所描述各实施例提及的封装结构100) 的方法中部分阶段的剖面流程示意图。
参考图2A的示意，可以将多个(至少一个)待封装的集成电路芯片/晶片102通过粘结层202(例如易剥离的树脂类材料等)黏贴于载板201上。本领域的技术人员应该理解，载板201的形状、大小可以根据待封装的集成电路芯片/晶片102的形状、大小、数量等合理选择，本申请不做限定。在图 2A至2F的例子中，集成电路芯片/晶片102可以包括倒装芯片/晶片，集成电路芯片/晶片102的正面(标记为102T)制作有金属焊盘105，与该正面 102T相对的面可以被提及为背面(标记为102B)。可以预先在载板201上为该多个待封装的集成电路芯片/晶片102一一对应地划分出多个预设位置，然后批量将该多个集成电路芯片/晶片102以正面102T朝向载板201的方式分别黏贴于载板201上的与之对应的预设位置上。每个集成电路芯片/晶片102 和与之相邻的其它集成电路芯片/晶片102之间留有间隙。通常将这些集成电路芯片/晶片102经过后续步骤完成批量封装后会形成面板状IC封装结构(例如IC封装结构100)，然后需要将面板状IC封装结构分割成多个独立的封装单元(例如封装单元101)，每个封装单元101中可以包括至少一个集成电路芯片/晶片102。例如可以对照参考图1A的平面俯视图之示意。图2A的剖面示意图中以虚线示意出各封装单元101之间的边界。
下面参考图2B，在黏贴好集成电路芯片/晶片102的载板201上制作包封材料层104。包封材料层104可以填充各封装单元101或各集成电路芯片/ 晶片102之间的间隙，覆盖并包裹各封装单元101中的集成电路芯片/晶片 102，将各集成电路芯片/晶片102相互电气隔离并起到隔湿以及对IC封装结构100的整个面板进行塑型等等的作用。之后，去除包封材料层104的至少一部分，以形成开口104V，将每个集成电路芯片/晶片102的背面102B的全部或至少一部分暴露。图2B的例子示意出了在每个集成电路芯片/晶片102 的背面102B上方的包封材料层104中制作多个开口104V。然而本领域的技术人员应该理解，本申请对开口104V的形状、大小、数量不做限制。例如：可以参考图1B至图1E的示意及相应描述。在包封材料层104中制作开口104V 的方式可以有多种选择，例如可以采用激光打磨、化学打磨和或机械打磨等方式中的一种或多种组合。
接下来参考图2C，在制作有开口104V的包封材料层104以及暴露的集成电路芯片/晶片102的背面102B上形成种子层1061。种子层1061可以采用溅射导电材料(例如钛、铜等金属或合金材料)的方式布满包封材料层104 的表面以及由多个开口104V暴露的集成电路芯片/晶片102的背面102B的表面上。在一个实施例中，种子层1061可以包括钛-铜(Ti-Cu)堆叠层，其中钛层形成于包封材料层104的表面以及集成电路芯片/晶片102的背面102B 的被暴露的表面上，而铜层形成于钛层上。在钛-铜(Ti-Cu)堆叠层中，钛层用作保护层，铜层用作电镀种子层。
接下来参考图2D，在种子层1061上通过电镀金属材料(例如铜、镍、金等金属或合金材料)的工艺形成金属层106。在一个实施例中，电镀金属材料的工艺可以包括电镀制作铜层或者铜-镍(Cu-Ni)堆叠层或其它单金属层或多金属堆叠层以形成主体金属层1062，其中铜-镍(Cu-Ni)堆叠层指镍层形成于铜层上，多金属堆叠层指多层单金属的堆叠层。在一个实施例中，电镀金属材料的工艺可以进一步包括在所述主体金属层1062上电镀抗氧化金属材料(例如电镀SUS合金等)制作抗氧化金属层1063。该抗氧化金属层 1063可以保护主体金属层1062不被氧化。金属层106布满IC封装结构100 的整个背面侧100B(集成电路芯片/晶片102的背面102B所朝向的那一侧) 并填充所述开口104V，使该金属层106与每个集成电路芯片/晶片102的背面102B的被暴露的部分(即：每个集成电路芯片/晶片102的背面102B的不被包封材料层104所覆盖的部分)直接接触。在一个实施例中，该金属层106 可以制作成具有10μm到2000μm的厚度。在另一个实施例中，该金属层106 可以制作成具有50μm到1000μm的厚度。在又一个实施例中，该金属层106 可以制作成具有100μm到500μm的厚度。在再一个实施例中，该金属层106 可以制作成具有100μm到200μm的厚度。该金属层106在电镀制作过程中与每个集成电路芯片/晶片102的背面102B的交界面处产生材料间的分子键合，达到非常牢固的结合，不易脱落。该金属层106与每个集成电路芯片/ 晶片102的背面102B直接接触可以极大程度地提升集成电路芯片/晶片102 的散热性能。
接下来参考图2E示例，将载板201剥离并去除粘结层202以露出每个集成电路芯片/晶片102的正面102T及其金属焊盘105。至此，制作成了包括多个(至少一个)集成电路芯片/晶片102、包封材料层104以及金属层106 的面板状IC封装结构100。位于该面板状IC封装结构100的背面侧100B的金属层106可以改善被封装的集成电路芯片/晶片102的散热性能。在该面板状IC封装结构100的正面侧100T，每个集成电路芯片/晶片102的正面102T 及其金属焊盘105被露出，则可以允许被封装的集成电路芯片/晶片102与外部电路或外部结构或外部元件进行电气连接和信号交换。
例如，参考图2F的示意，可以在面板状IC封装结构100的正面侧100T 通过再布线工艺将每个集成电路芯片/晶片102的金属焊盘105引出。比如可以针对每个集成电路芯片/晶片102制作再布线结构107。本领域的技术人员应该理解，制作再布线结构107的方法有多种，本申请不做限制和穷举，以下仅为举例。可以采用不同于以下例子的方法制作再布线结构107，其并不超出本申请的精神和保护范围。
在图2F的例子中，可以在面板状IC封装结构100的正面侧100T露出的表面上(这里的“上”并不特指示意图中的上方，因图2F示意的IC封装结构100的正面侧100T朝下，但实际进行再布线工艺前会将面板状IC封装结构100整体上下翻转，以让正面侧100T朝上)制作电镀掩膜(例如聚酰亚胺等干膜)，对电镀掩膜进行构图(例如可以采用激光直接成像技术或者其它曝光显影技术对电镀掩膜进行构图)以露出金属焊盘105，随后以构图好的电镀掩膜为掩蔽电镀制作与金属焊盘105连接的金属柱108，去除电镀掩膜后可以采用例如层压(轧制)等工艺制作第一层间介电层1081，该第一层间介电层1081填充金属柱108之间的所有空隙。可选地，也可以先在面板状 IC封装结构100的正面侧100T露出的表面上形成第一层间介电层1081，然后对该第一层间介电层1081进行构图(例如可以采用激光钻孔等的方式进行构图)以露出金属焊盘105，随后可以采用构图的电镀掩膜为掩蔽电镀制作与金属焊盘105连接的金属柱108。
类似地，可以根据实际应用需求进一步在第一层间介电层1081上制作构图好的电镀掩膜，并以构图好的电镀掩膜为掩蔽电镀制作制作第一再布线金属层1072(本领域的技术人员应该理解，为了制作出不规则形状的第一再布线金属层1072，可以反复进行多次制作电镀掩膜、对电镀掩膜进行构图、以构图好的电镀掩膜为掩蔽电镀金属层这样的工序)，制作好第一再布线金属层1072后将电镀掩膜(整体全部)去除，随后可以采用例如层压(轧制)等工艺制作第二层间介电层1071，该第二层间介电层1071填充第一再布线金属层1072之间的所有空隙。可选地，也可以先在第一层间介电层1081上形成第二层间介电层1071，对该第二层间介电层1071进行构图，再以构图好的电镀掩膜为掩蔽电镀制作第一再布线金属层1072。
还可以根据实际应用需求进一步在第二层间介电层1071上制作构图好的电镀掩膜，并以构图好的电镀掩膜为掩蔽电镀制作制作第二再布线金属层 1074(本领域的技术人员应该理解，为了制作出不规则形状的第二再布线金属层1074，可以反复进行多次制作电镀掩膜、对电镀掩膜进行构图、以构图好的电镀掩膜为掩蔽电镀金属层这样的工序)，制作好第二再布线金属层 1074后将电镀掩膜(整体全部)去除，随后可以采用例如层压(轧制)等工艺制作第三层间介电层1073，该第三层间介电层1073填充第二再布线金属层1074之间的所有空隙。可选地，可以先在第二层间介电层1071上形成第三层间介电层1073，对该第三层间介电层1073进行构图，再以电镀掩膜为掩蔽电镀制作第二再布线金属层1074，等等。本领域的技术人员应该理解，第一层间介电层1081、第二层间介电层1071以及第三层间介电层1073可以包含相同的介电材料，也可以包含不同的介电材料。
面板状IC封装结构100整体封装完成后，可以采用切割工艺分割成多个独立的封装单元(例如封装单元101)。每个封装单元101中可以包括至少一个集成电路芯片/晶片102，参见图1B至图1E各实施例示意的封装单元 101。
本公开提供包括至少一个集成电路芯片/晶片的封装结构及相关的制造集成电路芯片的方法，虽然详细介绍了本公开的一些实施例，然而应该理解，这些实施例仅用于示例性的说明，并不用于限定本公开的范围。其它可行的选择性实施例可以通过阅读本公开被本技术领域的普通技术人员所了解。

Claims (32)

1.一种集成电路芯片(IC)封装结构，包括：
制作成面板状的封装单元的阵列，其中每个封装单元包括至少一个被封装于其中的集成电路芯片/晶片，每个集成电路芯片/晶片具有正面以及与该正面相对的背面；
包封材料层，填充各封装单元之间的空隙，至少部分地包裹各封装单元中的集成电路芯片/晶片，其中该包封材料层在对应于每个集成电路芯片/晶片的背面上的部分具有开口，将每个集成电路芯片/晶片的背面的全部或至少一部分暴露；以及
金属层，采用电镀工艺制作于所述IC封装结构的整个背面侧并填充所述开口，使该金属层与每个集成电路芯片/晶片的背面的被暴露的部分直接接触，其中所述IC封装结构的背面侧指集成电路芯片/晶片的背面所朝向的那一侧。
2.如权利要求1所述的IC封装结构，其中所述封装单元的阵列为M行乘N列的矩形阵列，M和N均为大于等于1的正整数。
3.如权利要求1所述的IC封装结构，其中所述面板状的封装单元的阵列的面板尺寸选用300mm*300mm、580mm*600mm、800mm*800mm,240mm*74mm、189mm*68mm其中之一与制作工艺相适应的尺寸。
4.如权利要求1所述的IC封装结构，其中每个集成电路芯片/晶片的背面上方的包封材料层中形成一个相对大的开口，将集成电路芯片/晶片的背面的全部或者大部分暴露。
5.如权利要求1所述的IC封装结构，其中，在每个集成电路芯片/晶片的背面上方的包封材料层中形成多个相对小的开口，将集成电路芯片/晶片的背面的多个部分暴露。
6.如权利要求1所述的IC封装结构，其中，将IC封装结构的整个背面上的包封材料层去除，以将每个集成电路芯片/晶片的背面全部暴露。
7.如权利要求1所述的IC封装结构，其中每个集成电路芯片/晶片的正面制作有多个金属焊盘。
8.如权利要求7所述的IC封装结构，进一步包括：
再布线结构，将每个集成电路芯片/晶片的所述多个金属焊盘引出以允许每个集成电路芯片/晶片与外部电路进行电气连接和信号交换。
9.如权利要求7所述的IC封装结构，进一步包括：
对应于每个集成电路芯片/晶片的多个金属凸起/金属柱，与所述多个金属焊盘电气连接。
10.如权利要求9所述的IC封装结构，其中所述多个金属凸起/金属柱穿过第一层间介电层，电耦接至再布线金属层，所述多个金属凸起/金属柱由该第一层间介电层相互隔离。
11.如权利要求10所述的IC封装结构，进一步包括第一再布线金属层，通过制作于第二层间介电层中的通孔与所述多个金属凸起/金属柱互相电气连接。
12.如权利要求1所述的IC封装结构，其中，所述金属层包括电镀铜层。
13.如权利要求12所述的IC封装结构，其中，所述金属层进一步包括导电种子层。
14.如权利要求13所述的IC封装结构，其中，所述种子层包括钛-铜堆叠。
15.一种集成电路(IC)封装单元包括：
至少一个被封装于其中的集成电路芯片/晶片，每个集成电路芯片/晶片具有正面以及与该正面相对的背面；
包封材料层，填充该封装单元并至少部分地包裹该IC封装单元中的各集成电路芯片/晶片，其中该包封材料层在对应于每个集成电路芯片/晶片的背面上的部分具有开口，将每个集成电路芯片/晶片的背面的全部或至少一部分暴露；以及
金属层，采用电镀工艺制作于所述IC封装单元的整个背面侧并填充所述开口，使该金属层与每个集成电路芯片/晶片的背面的被暴露的部分直接接触，其中所述IC封装单元的背面侧指集成电路芯片/晶片的背面所朝向的那一侧。
16.如权利要求15所述的IC封装单元，其中每个集成电路芯片/晶片的背面上方的包封材料层中形成一个相对大的开口，将集成电路芯片/晶片的背面的全部或者大部分暴露。
17.如权利要求15所述的IC封装单元，其中，在每个集成电路芯片/晶片的背面上方的包封材料层中形成多个相对小的开口，将集成电路芯片/晶片的背面的多个部分暴露。
18.如权利要求15所述的IC封装单元，其中，将IC封装单元的整个背面上的包封材料层去除，以将每个集成电路芯片/晶片的背面全部暴露。
19.如权利要求15所述的IC封装单元，其中每个集成电路芯片/晶片的正面制作有多个金属焊盘。
20.如权利要求19所述的IC封装单元，进一步包括：
再布线结构，将每个集成电路芯片/晶片的所述多个金属焊盘引出以允许每个集成电路芯片/晶片与外部电路进行电气连接和信号交换。
21.如权利要求19所述的IC封装单元，进一步包括：
对应于每个集成电路芯片/晶片的多个金属凸起/金属柱，与所述多个金属焊盘电气连接。
22.如权利要求21所述的IC封装单元，其中所述多个金属凸起/金属柱穿过第一层间介电层，电耦接至再布线金属层，所述多个金属凸起/金属柱由该第一层间介电层相互隔离。
23.如权利要求22所述的IC封装单元，进一步包括第一再布线金属层，通过制作于第二层间介电层中的通孔与所述多个金属凸起/金属柱互相电气连接。
24.如权利要求15所述的IC封装单元，其中，所述金属层包括电镀铜层。
25.如权利要求24所述的IC封装单元，其中，所述金属层进一步包括导电种子层。
26.如权利要求25所述的IC封装单元，其中，所述种子层包括钛-铜堆叠。
27.制作集成电路芯片(IC)封装结构的方法，包括：
将多个待封装的集成电路芯片/晶片黏贴于载板上；
制作包封材料层，填充各集成电路芯片/晶片之间的间隙，覆盖并包裹各集成电路芯片/晶片；
去除包封材料层的至少一部分，以形成开口，将每个集成电路芯片/晶片的背面的全部或至少一部分暴露；
在制作有开口的包封材料层以及各集成电路芯片/晶片被暴露的背面上形成种子层；以及
在所述种子层上电镀金属材料以形成金属层，使该金属层与每个集成电路芯片/晶片的背面的被暴露的部分直接接触。
28.如权利要求27所述的方法，其中，在每个集成电路芯片/晶片的背面上方的包封材料层中形成一个相对大的开口，将集成电路芯片/晶片的背面的全部或者大部分暴露。
29.如权利要求27所述的方法，其中，在每个集成电路芯片/晶片的背面上方的包封材料层中形成多个相对小的开口，将集成电路芯片/晶片的背面的多个部分暴露。
30.如权利要求27所述的方法，其中，将IC封装结构的整个背面进行打磨/抛光，直至将每个集成电路芯片/晶片的背面全部暴露。
31.如权利要求27所述的方法，进一步包括：
将所述载板剥离以露出每个集成电路芯片/晶片的正面，其中每个集成电路芯片/晶片的正面制作有金属焊盘；以及
在该IC封装结构的正面侧露出的表面上制作再布线结构，将所述金属焊盘引出以允许每个集成电路芯片/晶片与外部电路进行电气连接和信号交换。
32.如权利要求27至31之一所述的方法，进一步包括：
将所述IC封装结构分割成多个独立的封装单元，其中每个封装单元中包括至少一个集成电路芯片/晶片。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113327899A (zh) * 2021-04-22 2021-08-31 成都芯源系统有限公司 倒装芯片封装单元及封装方法
CN113337860A (zh) * 2021-08-02 2021-09-03 华芯半导体研究院(北京)有限公司 在芯片晶圆表面进行电镀的方法及其应用
CN113725169A (zh) * 2021-04-22 2021-11-30 成都芯源系统有限公司 倒装芯片封装单元及相关封装方法
CN114334672A (zh) * 2022-03-08 2022-04-12 上海泰矽微电子有限公司 一种扇出型封装结构及封装方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105374731A (zh) * 2015-11-05 2016-03-02 南通富士通微电子股份有限公司 封装方法
CN106328545A (zh) * 2015-07-02 2017-01-11 万国半导体(开曼)股份有限公司 超薄芯片的双面暴露封装结构及其制造方法
CN107123601A (zh) * 2017-05-27 2017-09-01 华进半导体封装先导技术研发中心有限公司 一种高散热器件封装结构和板级制造方法
CN207765435U (zh) * 2018-01-17 2018-08-24 无锡中微高科电子有限公司 一种倒装焊芯片的封装结构
US20200203302A1 (en) * 2017-11-29 2020-06-25 Pep Innovation Pte. Ltd. Chip packaging method and chip structure

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429523B1 (en) * 2001-01-04 2002-08-06 International Business Machines Corp. Method for forming interconnects on semiconductor substrates and structures formed
US9875970B2 (en) * 2016-04-25 2018-01-23 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
SG10201810052WA (en) * 2018-11-12 2020-06-29 Delta Electronics Int’L Singapore Pte Ltd Packaging process and packaging structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106328545A (zh) * 2015-07-02 2017-01-11 万国半导体(开曼)股份有限公司 超薄芯片的双面暴露封装结构及其制造方法
CN105374731A (zh) * 2015-11-05 2016-03-02 南通富士通微电子股份有限公司 封装方法
CN107123601A (zh) * 2017-05-27 2017-09-01 华进半导体封装先导技术研发中心有限公司 一种高散热器件封装结构和板级制造方法
US20200203302A1 (en) * 2017-11-29 2020-06-25 Pep Innovation Pte. Ltd. Chip packaging method and chip structure
CN207765435U (zh) * 2018-01-17 2018-08-24 无锡中微高科电子有限公司 一种倒装焊芯片的封装结构

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113327899A (zh) * 2021-04-22 2021-08-31 成都芯源系统有限公司 倒装芯片封装单元及封装方法
CN113725169A (zh) * 2021-04-22 2021-11-30 成都芯源系统有限公司 倒装芯片封装单元及相关封装方法
CN113337860A (zh) * 2021-08-02 2021-09-03 华芯半导体研究院(北京)有限公司 在芯片晶圆表面进行电镀的方法及其应用
CN114334672A (zh) * 2022-03-08 2022-04-12 上海泰矽微电子有限公司 一种扇出型封装结构及封装方法

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