CN105374731A - 封装方法 - Google Patents

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Abstract

一种封装方法，包括：提供载板，所述载板包括若干芯片区以及位于相邻芯片区之间的切割区，所述载板包括第一表面；在所述载板第一表面的切割区内形成若干凹槽；提供芯片，所述芯片包括相对的功能面和非功能面；将所述芯片的功能面与载板芯片区的第一表面固定；在所述载板第一表面和芯片表面形成塑封层；去除所述载板，所述塑封层的表面暴露出芯片的功能面；在所述塑封层表面和芯片的功能面形成再布线结构；对所述塑封层和再布线结构进行切割，使若干芯片相互分立，形成独立的封装结构。提高封装产品的良率和可靠性。

Description

封装方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种封装方法。
背景技术
晶圆级封装(WaferLevelPackaging，简称WLP)技术是对整片晶圆进行封装测试后再切割得到单个成品芯片的技术，封装后的芯片尺寸与裸片完全一致。与陶瓷无引线芯片载具(CeramicLeadlessChipCarrier)或有机无引线芯片载具(OrganicLeadlessChipCarrier)等模式相比，晶圆级封装技术具有更轻、更小、更短、更薄以及更廉价等优点。经晶圆级封装技术封装后的芯片尺寸能够达到高度微型化，则芯片的制造成本随着芯片尺寸的减小和晶圆尺寸的增大而显著降低。晶圆级封装技术是可以将IC设计、晶圆制造、封装测试、基板制造整合为一体的技术，是当前封装领域的热点和未来发展的趋势。
扇出晶圆封装是晶圆级封装的一种。扇出晶圆封装方法包括以下工艺步骤：在载体表面形成剥离膜，并在剥离膜表面形成第一介质层，在第一介质层上形成第一图形层，所述第一图形层具有第一开口；在第一开口内形成用于与基板端连接的第一金属电极，在第一图形层表面形成再布线金属层；在第一金属电极表面、再布线金属层表面以及第一介质层表面形成第二介质层，并在第二介质层表面形成第二图形层，所述第二图形层具有第二开口；在第二开口内形成用于与芯片端连接的第二金属电极；将芯片倒装至第二金属电极后，在第二介质层和芯片表面形成塑封层，所述塑封层包围所述芯片，形成封装结构；将载体和剥离膜与封装结构分离；植球回流，形成焊球；单片切割，形成扇出芯片封装结构。
然而，现有的晶圆级封装技术的可靠性较差，以现有的晶圆级封装技术形成的封装结构良率较低。
发明内容
本发明解决的问题是提供一种封装方法，提高封装产品的良率和可靠性。
为解决上述问题，本发明提供一种封装方法，包括：
提供载板，所述载板包括若干芯片区以及位于相邻芯片区之间的切割区，所述载板包括第一表面；
在所述载板第一表面的切割区内形成若干凹槽；
提供芯片，所述芯片包括相对的功能面和非功能面；
将所述芯片的功能面与载板芯片区的第一表面固定；
在所述载板第一表面和芯片表面形成塑封层；
去除所述载板，所述塑封层的表面暴露出芯片的功能面；
在所述塑封层表面和芯片的功能面形成再布线结构；
对所述塑封层和再布线结构进行切割，使若干芯片相互分立，形成独立的封装结构。
可选的，将所述芯片的功能面与载板芯片区的第一表面固定的步骤包括：在所述芯片的功能面粘贴第一粘结层；将所述第一粘结层与载板芯片区的第一表面相互粘接，以固定芯片的功能面和载板芯片区的第一表面。
可选的，将所述芯片的功能面与载板芯片区的第一表面固定的步骤包括：在所述载板的第一表面涂布第二粘结层；将芯片的功能面粘接于所述第二粘结层表面，并使所述芯片位于载板芯片区内。
可选的，在所述载板第一表面的切割区内形成若干凹槽的工艺为激光切割工艺。
可选的，在所述载板第一表面的切割区内形成若干凹槽的步骤包括：在所述载板的第一表面形成掩膜层，所述掩膜层暴露出载板的切割区；以所述掩膜层为掩膜，刻蚀所述载板，在所述载板的第一表面形成凹槽。
可选的，所述刻蚀工艺为干法刻蚀工艺或湿法刻蚀工艺。
可选的，所述凹槽垂直于载板第一表面方向的横截面形状为V型或U型；当所述凹槽的横截面形状为V型时，所述凹槽的底部尺寸小于顶部尺寸，所述凹槽底部具有顶角；当所述凹槽的横截面形状为U型时，所述凹槽的侧壁垂直于载板的第一表面。
可选的，所述若干芯片区沿第一方向和第二方向呈阵列排列，所述第一方向和第二方向相互垂直。
可选的，所述凹槽分别平行于第一方向和第二方向。
可选的，所述芯片的功能面表面暴露出焊垫。
可选的，所述焊垫表面低于或齐平于所述芯片的功能面。
可选的，还包括：在去除所述载板之后，形成所述再布线结构之前，对所述塑封层表面和芯片的功能面进行清洗。
可选的，所述塑封层还位于所述凹槽内；在去除所述载板之后，位于所述凹槽内的部分塑封层形成凸起；在形成所述再布线结构之前，还包括去除所述凸起。
可选的，还包括：在形成所述再布线结构之前，在所述塑封层表面形成第一绝缘层，所述第一绝缘层内具有暴露出所述芯片功能区部分表面的第一通孔；在所述第一通孔内以及部分第一绝缘层表面形成所述再布线结构。
可选的，还包括：形成所述再布线结构之后，对所述载板、塑封层和再布线结构进行切割之前，在所述再布线结构表面形成焊球。
可选的，还包括：在形成所述焊球之前，在所述再布线结构表面形成第二绝缘层，所述第二绝缘层内具有暴露出部分再布线结构的第二通孔；在所述第二通孔内形成所述焊球。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的封装方法中，在将芯片的功能面固定于载板芯片区的第一表面之前，在载板的切割区内形成若干凹槽，能够通过所述凹槽，使后续形成的塑封层与所述载板之间，因热膨胀系数差异而产生的应力得以释放，以此消除由应力引起的芯片漂移问题以及塑封层曲翘问题。所述凹槽形成于切割区内，而所述切割区位于相邻芯片区之间，所述芯片区用于固定芯片，则所述凹槽位于相邻芯片之间的载板内。在形成所述塑封层的过程中，由于所述凹槽为载板的热膨胀预留了空间，从而能够释放因载板与塑封层之间因热膨胀差异而产生的应力，从而抑制了固定于载板表面的芯片漂移现象。同时，由于所述应力得以释放，从而能够抑制所形成的塑封层发生曲翘问题。则后续形成的再布线结构与所述芯片之间的位置对准精确。因此，所形成的封装结构的良率提高，可靠性增强。
进一步，在所述载板第一表面的切割区内形成若干凹槽的工艺为激光切割工艺，所述激光切割工艺能够直接在所述载板的第一表面进行对准并切割，因此，采用所述激光切割工艺形成凹槽更为简单，且所形成的凹槽位置更为精确，且对于载板表面的损伤更小。
附图说明
图1是一种晶圆级封装结构实施例的剖面结构示意图；
图2至图14是本发明实施例的封装过程的结构示意图。
具体实施方式
如背景技术所述，现有的晶圆级封装技术的可靠性较差，以现有的晶圆级封装技术形成的封装结构良率较低。
请参考图1，图1是一种晶圆级封装结构实施例的剖面结构示意图，包括：载板100；固定于载板100表面的若干芯片101，所述芯片101包括功能面；覆盖于所述载板100和若干芯片101表面的塑封层102。其中，在所述载板100表面粘接芯片101之后，通过注塑或转注等塑封工艺形成所述塑封层102，且所述塑封层102包裹所述芯片101。在形成塑封层102之后，还包括：去除所述载板100，并暴露出芯片101的功能面；在塑封层102和芯片101功能面表面形成再布线层；在所述再布线层表面植球；在植球之后，对所述再布线层和塑封层102进行切割，使若干芯片101相互分立，且各芯片101表面由塑封层102包裹。
然而，经过研究发现，由于所述载板100的材料通常为PCB基板、玻璃基板、金属基板或半导体基板，所述芯片101通常由晶圆制造而成，而所述塑封层102的材料通常是树脂等聚合物材料，因此，所述塑封层102与载板100之间，或塑封层102与芯片101之间均容易因材料之间的热膨胀差异而产生应力。而且，对于整片载板100而言，所述应力会自载板100中心向边缘逐渐累积，致使载板100的边缘应力大于中心的应力。而所述载板100表面粘接有若干芯片101，由于所述载板100中心和边缘的应力差异，容易引起芯片漂移，尤其是越靠近所述载板100的边缘，所述芯片101发生漂移的现象更严重。
所述芯片101一旦发生漂移，则会对后续工艺的对位精度造成妨碍；例如，在去除载板100之后，在塑封层102和芯片101功能面表面形成再布线层时，或者在所述再布线层表面植球时，由于芯片101的漂移，容易使再布线层的对位或植球对位发生偏差，从而降低了产品的良率。
其次，由于所述载板100和塑封层102之间的应力影响，还容易在采用塑封工艺形成所述塑封层102之后，引起塑封层102相对于整片载板100发生翘曲，同样容易对后续工艺的对位精度造成不良影响，致使产品良率降低。
为了解决上述问题，本发明提供一种封装方法，包括：提供载板，所述载板包括若干芯片区以及位于相邻芯片区之间的切割区，所述载板包括第一表面；在所述载板第一表面的切割区内形成若干凹槽；提供芯片，所述芯片包括相对的功能面和非功能面；将所述芯片的功能面与载板芯片区的第一表面固定；在所述载板第一表面和芯片表面形成塑封层；去除所述载板，所述塑封层的表面暴露出芯片的功能面；在所述塑封层表面和芯片的功能面形成再布线结构；沿所述载板的切割区对所述载板、塑封层和再布线结构进行切割，使若干载板的芯片区、位于芯片区表面的芯片、塑封层和再布线结构相互分立，形成独立的封装结构。
其中，在将芯片的功能面固定于载板芯片区的第一表面之前，在载板的切割区内形成若干凹槽，能够通过所述凹槽，使后续形成的塑封层与所述载板之间，因热膨胀系数差异而产生的应力得以释放，以此消除由应力引起的芯片漂移问题以及塑封层曲翘问题。所述凹槽形成于切割区内，而所述切割区位于相邻芯片区之间，所述芯片区用于固定芯片，则所述凹槽位于相邻芯片之间的载板内。在形成所述塑封层的过程中，由于所述凹槽为载板的热膨胀预留了空间，从而能够释放因载板与塑封层之间因热膨胀差异而产生的应力，从而抑制固定于载板表面的芯片发生漂移现象。同时，由于所述应力得以释放，从而能够抑制所形成的塑封层发生曲翘问题。则后续形成的再布线结构与所述芯片之间的位置对准精确。因此，所形成的封装结构的良率提高，可靠性增强。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图14是本发明实施例的封装过程的结构示意图。
请参考图2，提供载板200，所述载板200包括若干芯片区201以及位于相邻芯片区201之间的切割区202，所述载板200包括第一表面203。
所述载板200为后续工艺提供工作平台，用于承载芯片和后续形成的塑封层。
在本实施例中，所述载板200为硬性基板，所述硬性基板为PCB基板、玻璃基板、金属基板、半导体基板或聚合物基板。所述硬性基板具有较高的硬度，不易发生形变，在后续工艺中足以支撑芯片和塑封层。在其它实施例中，所述载板200还能够为软性基板。
所述载板200的第一表面203用于固定芯片，且后续形成的塑封层位于所述载板200的第一表面203。所述载板200的芯片区201后续用于固定芯片；所述载板200的切割区202对应的塑封层区域为后续进行切割的位置，通过切割使位于各芯片区201的芯片相互独立，以形成封装结构。
请参考图3，在所述载板200第一表面203的切割区202内形成若干凹槽204。
所述凹槽204位于切割区202内，而所述切割区202位于相邻芯片区201之间，即所述凹槽204位于相邻芯片区201之间。所述芯片区201的第一表面203在后续固定芯片，则所述凹槽204位于后续固定于载板200表面的相邻芯片之间。
由于所述载板200与后续形成的塑封层之间存在热膨胀系数差异，而所述凹槽204则能够为载板200的热膨胀预留空间。在后续于载板200第一表面203和芯片表面形成塑封层的过程中，由于所述凹槽204能够抵消所述载板200和塑封层之间的热膨胀差异，从而能够释放所述载板200的应力，进而能够抑制芯片相对于载板200表面发生的漂移现象，使得在形成塑封层之后，所述芯片相对于载板200的位置依旧精确。从而，后续形成再布线结构时易于精确对位，使得所述再布线结构与所述芯片之间的电连接状态良好，提高了封装结构的可靠性。
而且，由于在所述载板200内形成的凹槽204能够释放载板200的应力，从而有利于抑制后续形成的塑封层发生的翘曲现象，同样有利于后续形成再布线结构时进行精确对位，而且改善后续形成的封装结构的形貌，所形成的封装结构良率提高。
在本实施例中，在所述载板200第一表面203的切割区202内形成若干凹槽204的工艺为激光切割工艺。所述激光切割工艺能够直接在载板200的第一表面203进行对准并进行切割，因此操作较为简便，而且所形成的凹槽204位置精确，对于载板200第一表面203的损伤也较小。
在一实施例中，在采用所述激光切割工艺形成凹槽204时，还能够采用所述激光切割工艺在载板200芯片区201内的第一表面203形成对位标记；所述对位标记用于在后续粘接芯片时进行对准，使芯片在芯片区201内的位置精确。由于所述凹槽和对位标记同时形成，能够简化工艺步骤。
在另一实施例中，在所述载板200第一表面203的切割区202内形成若干凹槽204的步骤包括：在所述载板200的第一表面203形成掩膜层，所述掩膜层暴露出载板的切割区202；以所述掩膜层为掩膜，刻蚀所述载板200，在所述载板200的第一表面203形成凹槽204。
所述刻蚀工艺为干法刻蚀工艺或湿法刻蚀工艺。在一实施例中，刻蚀形成所述凹槽204的工艺为各向异性的干法刻蚀工艺，所述各向异性的干法刻蚀工艺能够对所形成的凹槽204侧壁进行精确控制。在其它实施例中，所述干法刻蚀工艺还能够为各向同性的干法刻蚀工艺。
在本实施例中，所述凹槽204的深度与所述载板200厚度之间的比小于或等于3/4。若所述凹槽204的深度过大，则容易在后续工艺中造成所述载板200断裂；而当所述凹槽204的深度与所述载板200厚度之间的比小于或等于3/4时，所述凹槽204能够在保证足以释放载板200应力的同时，保证所述载板200不易在后续工艺中发生断裂。
所述凹槽204垂直于载板200第一表面203方向的横截面形状为V型或U型。在本实施例中，所述凹槽204的横截面形状为V型，即所述凹槽204的底部尺寸小于顶部尺寸，所述凹槽204底部具有顶角。在另一实施例中，当所述凹槽204的横截面形状为U型时，所述凹槽204的侧壁垂直于载板200的第一表面203。
请参考图4，图4是整片所述载板200朝向第一表面203的俯视结构示意图，所述若干芯片区201沿第一方向X和第二方向Y呈阵列排列，所述第一方向X和第二方向Y相互垂直。
所述凹槽204分别平行于第一方向X和第二方向Y，呈网格状分布。所述载板200的各芯片区201周围均由所述凹槽204包围，则后续在所述芯片区201的第一表面203固定芯片之后，所述芯片周围被所述凹槽204包围，能够使载板200芯片区201的应力能够均匀地向周围释放，有助于避免后续固定于芯片区201的芯片因芯片区201的应力不均而发生漂移。
在其它实施例中，还能够在所述芯片区周围的切割区内形成均匀分布的若干分立凹槽。
请参考图5，提供芯片210，所述芯片210包括相对的功能面211和非功能面212。
所述芯片210能够为传感器芯片、逻辑电路芯片、存储芯片等。所述芯片210的功能面211内能够具有晶体管、无源器件(例如电阻、电容和电感等)、存储器件、传感器、电互连结构中的一者或多者。所述芯片210的形成步骤包括：提供衬底，所述衬底具有若干芯片区；对所述衬底进行切割，使若干芯片区相互分离，形成独立的芯片210。
在本实施例中，所述芯片210的功能面211表面暴露出焊垫213。所述焊垫213表面高于、低于或齐平于所述芯片210的功能面211。所述焊垫213的材料包括铜、铝、银、金、锡、钛、钽、氮化硅或氮化钽中的一种或多种。所述焊垫213能够与功能面211内的电路或器件实现电连接。所述焊垫213用于与后续形成的再布线结构电连接，从而实现芯片210的功能面211与其它芯片或外部电路之间的电连接。
在其它实施例中，所述功能面211还能够包括传感器区域，所述传感器区域内具有传感器，所述传感器用于获取外部环境中的信息。
后续将所述芯片210的功能面211与载板200(如图3所示)芯片区201(如图3所示)的第一表面203(如图3所示)固定。以下将结合附图进行说明。
请参考图6，在所述芯片210的功能面211粘贴第一粘结层214。
在本实施例中，所述第一粘结层214用于将芯片210的功能面211与载板200的第一表面203相互结合，使所述芯片210能够实现倒装。由于所述芯片210的功能面211与载板200相结合，则后续剥离载板200后，能够直接暴露出芯片210的功能面211，有利于简化工艺制程。
在一实施例中，所述第一粘结层214的材料为UV胶，所述UV胶经紫外线照射后粘性降低，以便后续将载板200从封装结构中剥离。
在另一实施例中，所述第一粘结层214能够通过涂布工艺形成于芯片210的功能面211。在其它实施例中，所述第一粘结层214还能够为粘性材料层，直接贴附于所述芯片210的功能面211。
请参考图7，将所述第一粘结层214与载板200芯片区201的第一表面203相互粘接，以固定芯片210的功能面211和载板200芯片区201的第一表面203。
在本实施例中，所述芯片210的功能面211与载板200第一表面203相结合，即实现芯片210倒装。在后续去除载板200后，能够直接暴露出芯片210的功能面211，有利于简化工艺制程。
通过在芯片210的功能面211形成第一粘结层214之后再粘接于载板200表面，使得所述第一粘结层214能够仅位于载板200与芯片210之间，从而能够暴露出载板200的凹槽204，不仅有利于后续形成的塑封层与载板200之间的结合，还有利于所述凹槽204释放载板200的应力。
在另一实施例中，将所述芯片的功能面与载板芯片区的第一表面固定的步骤包括：在所述载板的第一表面涂布第二粘结层；将芯片的功能面粘接于所述第二粘结层表面，并使所述芯片位于载板芯片区内。
请参考图8，在所述载板200第一表面203和芯片210表面形成塑封层220。
在本实施例中，由于所述芯片210的功能面211与载板200第一表面203相互固定，则所述塑封层220覆盖所述芯片210的非功能面212。后续去除载板200之后，所述塑封层220表面能够直接暴露出芯片210的功能面211。在本实施例中，所述塑封层220与载板200接触的表面为第二表面。此外，在本实施例中，所述塑封层220还能够包括切割道区，所述塑封层220的切割道区位于所述载板200的切割区202表面。
所述塑封层220能够为感光干膜、非感光干膜或者塑封材料膜。
在一实施例中，所述塑封层220为感光干膜，所述塑封层220的形成工艺为真空贴膜工艺。
在另一实施中，所述塑封层220的材料为塑封材料，所述塑封材料包括环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂、聚苯并恶唑树脂、聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物、聚乙烯醇或其他合适的聚合物材料。
所述塑封层220的形成工艺包括注塑工艺(injectionmolding)、转塑工艺(transfermolding)或丝网印刷工艺。所述注塑工艺包括：提供模具；在所述模具中填充塑封材料，使所述塑封材料包覆所述芯片210；对所述塑封材料进行升温固化，形成塑封层220。
在所述升温固化的过程中，由于所述载板200切割区202的第一表面203内具有凹槽204，所述凹槽204能够抵消所述载板200和塑封层220之间的热膨胀差异，由此释放载板200的应力。从而能够避免位于载板200第一表面203的芯片210位置发生漂移，还能够避免所述塑封层220相对于载板200发生翘曲。因此，后续形成的再布线结构与所述芯片210功能面211之间的对位更精确，使再布线结构与焊垫213之间的电连接性能更优。
在其他实施例中，所述塑封层220的材料也可以为其他绝缘材料。
在本实施例中，由于所述载板200切割区202的第一表面203内还具有凹槽204，所形成的塑封层220还位于所述凹槽204(如图7所示)内，位于凹槽204内的部分塑封层220形成突出于塑封层220第二表面的凸起。
请参考图9，去除所述载板200(如图8所示)，所述塑封层220的表面暴露出芯片210的功能面211。
在一实施例中，由于所述第一粘结层214(如图8所示)的材料为UV胶，通过对所述第一粘结层214进行紫外光照射，能够使所述第一粘结层214的粘性降低；再将所述载板200自所述芯片210的功能面211和塑封层220的第二表面剥离，从而暴露出芯片210的功能面211和塑封层220的第二表面。
在其它实施例中，还能够通过刻蚀工艺或化学机械抛光工艺去除所述载板200。
在去除所述载板200之后，后续形成所述再布线结构之前，对所述塑封层220表面和芯片210的功能面211进行清洗，以此去除残留的第一粘结层214材料。
在本实施例中，在去除所述载板200之后，还包括去除位于所述凹槽204内的部分塑封层220形成凸起。去除所述凸起的工艺能够为抛光工艺、刻蚀工艺或等离子体处理工艺。
后续在所述塑封层220表面和芯片210的功能面211形成再布线结构。以下将结合附图进行说明。
请参考图10，在所述塑封层220表面形成第一绝缘层230，所述第一绝缘层230内具有暴露出所述芯片210功能面211部分表面的第一通孔231。
所述第一绝缘层230用于保护所述塑封层220表面。在本实施例中，所述第一通孔231暴露出所述芯片210表面的焊垫213，所述第一通孔231能够使后续形成的再布线结构能够与焊垫213电连接。
所述第一绝缘层230的形成步骤包括：在所述塑封层220和芯片210功能面211表面形成第一绝缘膜；对所述第一绝缘膜进行图形化，形成第一绝缘层230，且所述第一绝缘层230内具有第一通孔231。
在一实施例中，所述第一绝缘层230的材料为聚合物材料或无机绝缘材料；所述聚合物材料能够为绝缘树脂；所述无机绝缘材料能够为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。
对所述第一绝缘膜进行图形化的工艺包括：采用涂布工艺和曝光显影工艺在第一绝缘膜表面形成图形化的光刻胶层；以所述光刻胶层刻蚀所述第一绝缘膜。
刻蚀所述第一绝缘膜的工艺为各向异性的干法刻蚀工艺；所述各向异性的干法刻蚀工艺的刻蚀气体包括CH4、CHF3、CH3F中的一种或多种，偏置功率大于100瓦，偏置电压大于10伏。
在另一实施例中，第一绝缘层230的材料为光刻胶，所述第一通孔231采用光刻工艺形成。
请参考图11，在所述第一通孔231(如图10所示)内以及部分第一绝缘层230表面形成所述再布线结构232。
所述再布线结构232的形成步骤包括：在所述第一通孔231内以及第一绝缘层230表面形成导电膜，所述导电膜填充满所述第一通孔231；平坦化所述导电膜；在平坦化工艺之后，在所述导电膜表面形成图形化层，所述图形化层覆盖部分导电膜；以所述图形化层为掩膜，刻蚀所述导电膜，直至暴露出第一绝缘层230面为止；在刻蚀所述导电膜之后，去除所述图形化层。
在本实施例中，所述第一通孔231暴露出焊垫213，则形成于所述第一通孔231内的再布线结构232能够与所述焊电213电连接。
所述导电膜的材料包括铜、钨、铝、钛、钽、氮化钛、氮化钽、银中的一种或多种；刻蚀所述导电膜的工艺为各向异性的干法刻蚀工艺或者湿法刻蚀工艺；所述图形化层能够为图形化的光刻胶层，还能够为图形化的硬掩膜，所述硬掩膜的材料为氧化硅、氮化硅、氮氧化硅中的一种或的多种；所述平坦化工艺能够为化学机械抛光工艺。
所述再布线结构232能够为单层结构或多层结构，所述单层结构或多层结构的再布线结构232用于实现特定的电路功能。在本实施例中，所述再布线结构232为单层结构。在其它实施例中，所述再布线结构能够包括多层布线层，且相邻两层布线层之间以绝缘层电隔离。
在另一实施例中，所述再布线结构直接形成于塑封层表面和芯片的功能面表面。
请参考图12，在所述再布线结构232表面形成第二绝缘层233，所述第二绝缘层233内具有暴露出部分再布线结构232的第二通孔234。
所述第二绝缘层233为阻焊层，所述第二绝缘层233用于保护所述再布线结构232，且所述第二绝缘层233内的第二通孔234用于定义后续形成的焊球的位置。
所述第二绝缘层233的形成步骤包括：在再布线结构232和第一绝缘层230表面形成第二绝缘膜；对所述第二绝缘膜进行图形化，形成第二绝缘层233，且所述第二绝缘层233内具有所述第二通孔234。
在一实施例中，所述第二绝缘层233的材料为聚合物材料或无机绝缘材料；所述聚合物材料能够为绝缘树脂；所述无机绝缘材料能够为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。
对所述第二绝缘膜进行图形化的工艺包括：采用涂布工艺和曝光显影工艺在第二绝缘膜表面形成图形化的光刻胶层；以所述光刻胶层刻蚀所述第一绝缘膜。
刻蚀所述第二绝缘膜的工艺为各向异性的干法刻蚀工艺；所述各向异性的干法刻蚀工艺的刻蚀气体包括CH4、CHF3、CH3F中的一种或多种，偏置功率大于100瓦，偏置电压大于10伏。
在另一实施例中，所述第二绝缘层233的材料为光刻胶，所述第二通孔234采用光刻工艺形成。
请参考图13，在所述第二通孔234(如图12所示)内形成所述焊球235，所述焊球235位于再布线结构232表面。
所述焊球235的材料包括锡。所述焊球235的形成步骤包括：在所述第二通孔234底部的再布线结构232表面印刷锡膏，再进行高温回流，在表面张力作用下，形成焊球235。
在另一实施例中，还能够先在所述第二通孔234底部的再布线结构232表面印刷助焊剂和焊球颗粒，再高温回流形成焊球235。在其它实施例中，还能够在所述再布线结构232上电镀锡柱，再高温回流形成焊球235。
在一实施例中，在所述再布线结构232与所述焊球235之间，还能够具有球下金属结构(UnderBallMetal，简称UBM)；所述球下金属结构能够包括单层金属层或多层重叠的金属层；所述单层金属层或多层重叠的金属层的材料包括铜、铝、镍、钴、钛、钽中的一种或多种组合。
请参考图14，对所述塑封层220和再布线结构232进行切割，使若干芯片210相互分立，形成独立的封装结构。
在本实施例中，所述塑封层220位于载板200(如图8所示)切割区202表面的部分为切割道区，所述切割工艺即对所述切塑封层220的割道区以及位于切割道区表面的再布线结构进行切割，从而能够使若干芯片210相互独立，以此形成所述封装结构；所述封装结构包括芯片210、包裹所述芯片210的塑封层220以及位于塑封层220和芯片210表面的再布线结构232。
综上，本实施例中，在将芯片的功能面固定于载板芯片区的第一表面之前，在载板的切割区内形成若干凹槽，能够通过所述凹槽，使后续形成的塑封层与所述载板之间，因热膨胀系数差异而产生的应力得以释放，以此消除由应力引起的芯片漂移问题以及塑封层曲翘问题。所述凹槽形成于切割区内，而所述切割区位于相邻芯片区之间，所述芯片区用于固定芯片，则所述凹槽位于相邻芯片之间的载板内。在形成所述塑封层的过程中，由于所述凹槽为载板的热膨胀预留了空间，从而能够释放因载板与塑封层之间因热膨胀差异而产生的应力，从而抑制了固定于载板表面的芯片漂移现象。同时，由于所述应力得以释放，从而能够抑制所形成的塑封层发生曲翘问题。则后续形成的再布线结构与所述芯片之间的位置对准精确。因此，所形成的封装结构的良率提高，可靠性增强。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种封装方法，其特征在于，包括：
提供载板，所述载板包括若干芯片区以及位于相邻芯片区之间的切割区，所述载板包括第一表面；
在所述载板第一表面的切割区内形成若干凹槽；
提供芯片，所述芯片包括相对的功能面和非功能面；
将所述芯片的功能面与载板芯片区的第一表面固定；
在所述载板第一表面和芯片表面形成塑封层；
去除所述载板，所述塑封层的表面暴露出芯片的功能面；
在所述塑封层表面和芯片的功能面形成再布线结构；
对所述塑封层和再布线结构进行切割，使若干芯片相互分立，形成独立的封装结构。
2.如权利要求1所述的封装方法，其特征在于，将所述芯片的功能面与载板芯片区的第一表面固定的步骤包括：在所述芯片的功能面粘贴第一粘结层；将所述第一粘结层与载板芯片区的第一表面相互粘接，以固定芯片的功能面和载板芯片区的第一表面。
3.如权利要求1所述的封装方法，其特征在于，将所述芯片的功能面与载板芯片区的第一表面固定的步骤包括：在所述载板的第一表面涂布第二粘结层；将芯片的功能面粘接于所述第二粘结层表面，并使所述芯片位于载板芯片区内。
4.如权利要求1所述的封装方法，其特征在于，在所述载板第一表面的切割区内形成若干凹槽的工艺为激光切割工艺。
5.如权利要求1所述的封装方法，其特征在于，在所述载板第一表面的切割区内形成若干凹槽的步骤包括：在所述载板的第一表面形成掩膜层，所述掩膜层暴露出载板的切割区；以所述掩膜层为掩膜，刻蚀所述载板，在所述载板的第一表面形成凹槽。
6.如权利要求5所述的封装方法，其特征在于，所述刻蚀工艺为干法刻蚀工艺或湿法刻蚀工艺。
7.如权利要求1所述的封装方法，其特征在于，所述凹槽垂直于载板第一表面方向的横截面形状为V型或U型；当所述凹槽的横截面形状为V型时，所述凹槽的底部尺寸小于顶部尺寸，所述凹槽底部具有顶角；当所述凹槽的横截面形状为U型时，所述凹槽的侧壁垂直于载板的第一表面。
8.如权利要求1所述的封装方法，其特征在于，所述若干芯片区沿第一方向和第二方向呈阵列排列，所述第一方向和第二方向相互垂直。
9.如权利要求8所述的封装方法，其特征在于，所述凹槽分别平行于第一方向和第二方向。
10.如权利要求1所述的封装方法，其特征在于，所述芯片的功能面表面暴露出焊垫。
11.如权利要求10所述的封装方法，其特征在于，所述焊垫表面低于或齐平于所述芯片的功能面。
12.如权利要求1所述的封装方法，其特征在于，还包括：在去除所述载板之后，形成所述再布线结构之前，对所述塑封层表面和芯片的功能面进行清洗。
13.如权利要求1所述的封装方法，其特征在于，所述塑封层还位于所述凹槽内；在去除所述载板之后，位于所述凹槽内的部分塑封层形成凸起；在形成所述再布线结构之前，还包括去除所述凸起。
14.如权利要求1所述的封装方法，其特征在于，还包括：在形成所述再布线结构之前，在所述塑封层表面形成第一绝缘层，所述第一绝缘层内具有暴露出所述芯片功能区部分表面的第一通孔；在所述第一通孔内以及部分第一绝缘层表面形成所述再布线结构。
15.如权利要求1所述的封装方法，其特征在于，还包括：形成所述再布线结构之后，对所述载板、塑封层和再布线结构进行切割之前，在所述再布线结构表面形成焊球。
16.如权利要求1所述的封装方法，其特征在于，还包括：在形成所述焊球之前，在所述再布线结构表面形成第二绝缘层，所述第二绝缘层内具有暴露出部分再布线结构的第二通孔；在所述第二通孔内形成所述焊球。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106208989A (zh) * 2016-07-05 2016-12-07 宜确半导体（苏州）有限公司 一种射频功率放大器版图及射频功率放大器
CN106374855A (zh) * 2016-08-26 2017-02-01 宜确半导体（苏州）有限公司 一种射频功率放大器模块及射频前端模块
CN107342256A (zh) * 2017-06-26 2017-11-10 矽力杰半导体技术(杭州)有限公司 半导体工艺及半导体结构
CN109920732A (zh) * 2017-12-12 2019-06-21 中芯国际集成电路制造(上海)有限公司 半导体封装器件的切割方法及半导体器件的封装方法
CN111769051A (zh) * 2019-04-02 2020-10-13 矽磐微电子(重庆)有限公司 封装贴片定位方法
CN111863772A (zh) * 2019-04-29 2020-10-30 矽磐微电子(重庆)有限公司 定位方法、封装组件及封装结构
CN112397400A (zh) * 2019-08-16 2021-02-23 矽磐微电子(重庆)有限公司 半导体封装方法
CN112509991A (zh) * 2020-09-10 2021-03-16 成都芯源系统有限公司 集成电路封装结构、集成电路封装单元及相关制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050176171A1 (en) * 2002-04-10 2005-08-11 Yoshinori Miyaki Semiconductor device and its manufacturing method
CN101404270A (zh) * 2007-10-03 2009-04-08 松下电器产业株式会社 半导体器件及其制造方法和半导体基板
CN101964338A (zh) * 2009-07-24 2011-02-02 日月光半导体制造股份有限公司 半导体封装件、其制造方法及重布芯片封胶体
CN102169879A (zh) * 2011-01-30 2011-08-31 南通富士通微电子股份有限公司 高集成度晶圆扇出封装结构
CN102386279A (zh) * 2011-10-31 2012-03-21 北京精诚铂阳光电设备有限公司 大面积柔性薄膜太阳能电池及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050176171A1 (en) * 2002-04-10 2005-08-11 Yoshinori Miyaki Semiconductor device and its manufacturing method
CN101404270A (zh) * 2007-10-03 2009-04-08 松下电器产业株式会社 半导体器件及其制造方法和半导体基板
CN101964338A (zh) * 2009-07-24 2011-02-02 日月光半导体制造股份有限公司 半导体封装件、其制造方法及重布芯片封胶体
CN102169879A (zh) * 2011-01-30 2011-08-31 南通富士通微电子股份有限公司 高集成度晶圆扇出封装结构
CN102386279A (zh) * 2011-10-31 2012-03-21 北京精诚铂阳光电设备有限公司 大面积柔性薄膜太阳能电池及其制造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106208989A (zh) * 2016-07-05 2016-12-07 宜确半导体（苏州）有限公司 一种射频功率放大器版图及射频功率放大器
CN106208989B (zh) * 2016-07-05 2019-03-19 宜确半导体（苏州）有限公司 一种射频功率放大器版图及射频功率放大器
CN106374855A (zh) * 2016-08-26 2017-02-01 宜确半导体（苏州）有限公司 一种射频功率放大器模块及射频前端模块
CN107342256A (zh) * 2017-06-26 2017-11-10 矽力杰半导体技术(杭州)有限公司 半导体工艺及半导体结构
TWI713849B (zh) * 2017-06-26 2020-12-21 大陸商矽力杰半導體技術（杭州）有限公司 半導體製程及半導體結構
CN109920732A (zh) * 2017-12-12 2019-06-21 中芯国际集成电路制造(上海)有限公司 半导体封装器件的切割方法及半导体器件的封装方法
CN109920732B (zh) * 2017-12-12 2021-02-12 中芯国际集成电路制造(上海)有限公司 半导体封装器件的切割方法及半导体器件的封装方法
CN111769051A (zh) * 2019-04-02 2020-10-13 矽磐微电子(重庆)有限公司 封装贴片定位方法
CN111863772A (zh) * 2019-04-29 2020-10-30 矽磐微电子(重庆)有限公司 定位方法、封装组件及封装结构
CN112397400A (zh) * 2019-08-16 2021-02-23 矽磐微电子(重庆)有限公司 半导体封装方法
CN112509991A (zh) * 2020-09-10 2021-03-16 成都芯源系统有限公司 集成电路封装结构、集成电路封装单元及相关制造方法

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