JPH0414833A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0414833A JPH0414833A JP2118961A JP11896190A JPH0414833A JP H0414833 A JPH0414833 A JP H0414833A JP 2118961 A JP2118961 A JP 2118961A JP 11896190 A JP11896190 A JP 11896190A JP H0414833 A JPH0414833 A JP H0414833A
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- protective film
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Formation Of Insulating Films (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はフィルムキャリアによって実装される半導体装
置に関するものである。
置に関するものである。
従来の技術
半導体装置を高密度で実装する手法の一つとして、フィ
ルムキャリアあるいはＴＡＢ （テープ・オートメイテ
ッド・ボンディング）法と呼ばれる技術がある。これは
、半導体装置表面に設けられたパッド（電極）上に金（
Ａｕ）等で突起電極を形成し、これらのパッド配置に対
応して用意された銅（Ｃｕ）箔製のインナーリード群と
一部ボンディングし、さらにリード群の他端をプリント
基板等の電極にボンディングする実装技術である。
ルムキャリアあるいはＴＡＢ （テープ・オートメイテ
ッド・ボンディング）法と呼ばれる技術がある。これは
、半導体装置表面に設けられたパッド（電極）上に金（
Ａｕ）等で突起電極を形成し、これらのパッド配置に対
応して用意された銅（Ｃｕ）箔製のインナーリード群と
一部ボンディングし、さらにリード群の他端をプリント
基板等の電極にボンディングする実装技術である。
以下に従来の半導体装置について説明する。
第２図は従来の半導体装置断面構造を示すものである。
第２図において、アルミニウム（Ａ＋！ ）等の金属配
線層の一部で形成されたパッド２１は、中央付近に開口
部をもつシリコン窒化膜等の表面保護膜２２で覆われて
いる。この表面保護膜の開口部から露出したパッド表面
とその周囲２０〜３０μｍを覆って、通常２〜３種の金
属薄膜（例えば、Ｎｉ−Ｃｒ−Ａｕ、Ｔｉ Ｐｄ等）
の積層によるバリアメタル層２３が設けられ、その上部
にＡｕ等で前記開口部とその周囲５〜１０μｍを覆い、
高さ１０〜２０μｍの突起電極２４が形成されている。
線層の一部で形成されたパッド２１は、中央付近に開口
部をもつシリコン窒化膜等の表面保護膜２２で覆われて
いる。この表面保護膜の開口部から露出したパッド表面
とその周囲２０〜３０μｍを覆って、通常２〜３種の金
属薄膜（例えば、Ｎｉ−Ｃｒ−Ａｕ、Ｔｉ Ｐｄ等）
の積層によるバリアメタル層２３が設けられ、その上部
にＡｕ等で前記開口部とその周囲５〜１０μｍを覆い、
高さ１０〜２０μｍの突起電極２４が形成されている。
この突起電極は、その頂上面において錫（Ｓ ｎ）メツ
キ等を施したＣｕｉからなるインナーリード２５と熱圧
着により接合される。ところが、突起電極の下の膜構造
をみると、Ａｅ等の剛性の乏しい金属層の上に、シリコ
ン窒化膜等の脆弱なガラス質の膜が形成されているため
、特に突起電極とインナーリードの圧着の際に、インナ
ーリードを介して上方から下向きに加えられる圧力や衝
撃に対して、突起電極の下の表面保護膜が壊れ易い構造
になっている。そこで、圧着工程での表面保護膜の破壊
を防ぐために、パッドを構成するＡｅ等の金属層の膜厚
を小さくするとともに、シリコン窒化膜等の表面保護膜
の膜厚を大きくするという方策（例えば、Ａｅの膜厚が
０．８μｍ、シリコン窒化膜の膜厚が１．２〜１．５μ
ｍ）が−殻内にとられている。
キ等を施したＣｕｉからなるインナーリード２５と熱圧
着により接合される。ところが、突起電極の下の膜構造
をみると、Ａｅ等の剛性の乏しい金属層の上に、シリコ
ン窒化膜等の脆弱なガラス質の膜が形成されているため
、特に突起電極とインナーリードの圧着の際に、インナ
ーリードを介して上方から下向きに加えられる圧力や衝
撃に対して、突起電極の下の表面保護膜が壊れ易い構造
になっている。そこで、圧着工程での表面保護膜の破壊
を防ぐために、パッドを構成するＡｅ等の金属層の膜厚
を小さくするとともに、シリコン窒化膜等の表面保護膜
の膜厚を大きくするという方策（例えば、Ａｅの膜厚が
０．８μｍ、シリコン窒化膜の膜厚が１．２〜１．５μ
ｍ）が−殻内にとられている。
発明が解決しようとする課題
しかしながら上記従来の構造では、次の問題が生じる。
（１）パッドを構成するＡｅ等の金属層の膜厚を小さく
することは、同じ層で形成される配線の電気抵抗を大き
くしたり、段差部での断線を引き起こしたりする。
することは、同じ層で形成される配線の電気抵抗を大き
くしたり、段差部での断線を引き起こしたりする。
ａ） シリコン窒化膜等の表面保護膜の膜厚を大きくす
ることは、膜の成長時間・エツチング時間を長くしたり
、フォトレジストの膜厚を大きくしなければならないと
いう工程能率上のデメリットを生じ、また下地に加わる
膜ストレスの増加によって、トランジスタのしきい値電
圧等の電気特性の変動や、ストレスマイグレーションに
よるＡｅ配線の断線を引き起こし易くする。
ることは、膜の成長時間・エツチング時間を長くしたり
、フォトレジストの膜厚を大きくしなければならないと
いう工程能率上のデメリットを生じ、また下地に加わる
膜ストレスの増加によって、トランジスタのしきい値電
圧等の電気特性の変動や、ストレスマイグレーションに
よるＡｅ配線の断線を引き起こし易くする。
本発明は、上記従来の課題を解決した半導体装置の提供
を目的とする。
を目的とする。
課題を解決するための手段
この目的を達成するために本発明の半導体装置は、配線
金属の一部で形成されたパッドと、その中央付近のみを
開口させて形成された表面保護膜の間に、有機物を含ん
だガラス層が存在する構成を有している。
金属の一部で形成されたパッドと、その中央付近のみを
開口させて形成された表面保護膜の間に、有機物を含ん
だガラス層が存在する構成を有している。
作用
この構成によれば、インナーリードを圧着する際の下向
き圧力がパッドを構成するＡｅ等の金属を横方向へ押し
広げる圧力・衝撃を、有機物を含んだガラスの軟性によ
って吸収し、表面保護膜の破壊を防ぐことができる。
き圧力がパッドを構成するＡｅ等の金属を横方向へ押し
広げる圧力・衝撃を、有機物を含んだガラスの軟性によ
って吸収し、表面保護膜の破壊を防ぐことができる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例における半導
体装置をその製造工程とともにその工程順断面図をもっ
て示すものである。第１図において、半導体基板１０上
にＡｅ等で配線金属層１１を形成しく第１図（ａ））
、 Ｓ ＯＧ （スピン・オン・グラス）に代表される
有機物を含んだガラス１２を回転塗布法等により塗布す
るく第１図（ｂ））。このガラス１２は、段差部、すな
わち配線金属層１１の側壁部等で厚く、平用部で薄くな
るという性質を持つ。これに３３０℃程度の熱処理を施
すことにより、有機物の一部を蒸発させる。この状態で
は、前記ガラス１２は完全な固体状態にはなっておらず
、軟性を示す。この上にシリコン窒化膜等の表面保護膜
１３を成長させ、電極用の窓を開ける（第１図（Ｃ））
。更に、この窓を完全に覆ってＴｉＰｄ等の金属薄膜に
よるバリアメタル層１４を設け、その上にＡｕ等で高さ
１０〜２０μｍの突起電極１５を形成する（第１図（ｄ
））。
体装置をその製造工程とともにその工程順断面図をもっ
て示すものである。第１図において、半導体基板１０上
にＡｅ等で配線金属層１１を形成しく第１図（ａ））
、 Ｓ ＯＧ （スピン・オン・グラス）に代表される
有機物を含んだガラス１２を回転塗布法等により塗布す
るく第１図（ｂ））。このガラス１２は、段差部、すな
わち配線金属層１１の側壁部等で厚く、平用部で薄くな
るという性質を持つ。これに３３０℃程度の熱処理を施
すことにより、有機物の一部を蒸発させる。この状態で
は、前記ガラス１２は完全な固体状態にはなっておらず
、軟性を示す。この上にシリコン窒化膜等の表面保護膜
１３を成長させ、電極用の窓を開ける（第１図（Ｃ））
。更に、この窓を完全に覆ってＴｉＰｄ等の金属薄膜に
よるバリアメタル層１４を設け、その上にＡｕ等で高さ
１０〜２０μｍの突起電極１５を形成する（第１図（ｄ
））。
以上のように構成された半導体装置では、インナーリー
ドを圧着する際に起こる表面保護膜の破壊を防ぐことが
できる。
ドを圧着する際に起こる表面保護膜の破壊を防ぐことが
できる。
発明の効果
以上のように本発明によれば、配線金属の一部で構成さ
れたパッドと表面保護膜の間に軟性の膜が存在すること
で、インナーリードの圧着の際の圧力や衝撃によっても
、表面保護膜が破壊されない優れた半導体装置を実現で
きる。
れたパッドと表面保護膜の間に軟性の膜が存在すること
で、インナーリードの圧着の際の圧力や衝撃によっても
、表面保護膜が破壊されない優れた半導体装置を実現で
きる。
第１図は本発明の一実施例における半導体装置を実現す
るための工程順断面図、第２図は従来の半導体装置の断
面図である。 １工・・・・・・配線金属の一部からなるパッド、１２
・・・・・・有機物を含んだガラス、１３・旧・・表面
保護膜、 ４・・・・・・バリアメタル、 ５・・・・・・突起電極。
るための工程順断面図、第２図は従来の半導体装置の断
面図である。 １工・・・・・・配線金属の一部からなるパッド、１２
・・・・・・有機物を含んだガラス、１３・旧・・表面
保護膜、 ４・・・・・・バリアメタル、 ５・・・・・・突起電極。
Claims (1)
- 配線金属の一部で形成されたパッドと、そのパッドの
中央付近のみに開口部をもって形成された表面保護膜と
、前記開口部を完全に覆って前記パッドに接続形成され
た突起電極を有する半導体装置において、前記表面保護
膜の下に、有機物を含んだガラス層を存在させたことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118961A JPH0414833A (ja) | 1990-05-08 | 1990-05-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118961A JPH0414833A (ja) | 1990-05-08 | 1990-05-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0414833A true JPH0414833A (ja) | 1992-01-20 |
Family
ID=14749564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2118961A Pending JPH0414833A (ja) | 1990-05-08 | 1990-05-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0414833A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320263B1 (en) * | 1999-02-18 | 2001-11-20 | Advanced Micro Devices, Inc. | Semiconductor metalization barrier and manufacturing method therefor |
| KR100325616B1 (ko) * | 1999-12-31 | 2002-02-25 | 황인길 | 반도체 소자의 제조 방법 |
-
1990
- 1990-05-08 JP JP2118961A patent/JPH0414833A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320263B1 (en) * | 1999-02-18 | 2001-11-20 | Advanced Micro Devices, Inc. | Semiconductor metalization barrier and manufacturing method therefor |
| KR100325616B1 (ko) * | 1999-12-31 | 2002-02-25 | 황인길 | 반도체 소자의 제조 방법 |
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