JP2005294678A

JP2005294678A - 半導体装置およびその製造方法

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Publication number: JP2005294678A
Application number: JP2004109795A
Authority: JP
Inventors: Tadanaka Yoneda; 忠央米田; Tadaaki Mimura; 忠昭三村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-04-02
Filing date: 2004-04-02
Publication date: 2005-10-20

Abstract

【課題】パッド領域が２種類以上の材料で積層して形成されている半導体素子を組み立てた場合、パッケージを高湿度環境で長時間使用していると、プラス電位のパッド近傍に不純物イオンが発生し、パッド近傍が酸化されたり、パッド材料が溶け出して、パッド電極が電気的にオープン不良になったり、イオンマイグレーションにより隣のパッドと電気的にショートして、信頼性不良を発生させる課題がある。
【解決手段】半導体素子１の上に形成された配線電極４が、半導体素子１表面に形成されたパシベーション膜５に対し、開口されており、配線電極４の上にＴｉＷ膜６と、さらにその上にＮｉ膜８が形成され、パッド電極を構成する。積層されたＴｉＷ膜６とＮｉ膜８の表面および側面を覆うように金膜９を形成する。パッド近傍にイオンや電界が存在してもパッド材料が溶け出すことはなく、信頼性の高い半導体素子が得られる。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法、特に、半導体装置の外部接続用の電極パッドに関し、半導体装置の信頼性を向上させる構造および製造方法に関する。

図８は従来の半導体装置の電極パッド周辺の断面図であり、電極パッドに外部と接続する金バンプを形成し、テープキャリアーパッケージ（ＴＣＰ）、テープＢＧＡ等にパッケージした場合の断面構造を示す（例えば、特許文献１参照）。

半導体素子２１の上層に、Ａｌで形成したパッド２２ａ、２２ｂと、Ｐ−ＳｉＮ膜で形成したパシベーション膜２３とが形成されていて、パッド２２ａ、２２ｂの上のパシベーション膜２３を除去して、コンタクト窓を形成する。そして、その上に、厚さ３００ｎｍのＴｉＷ膜２４ａ、２４ｂと、厚さ１５μｍの金バンプ２５ａ、２５ｂをウエハ状態で形成する。そして、半導体素子２１上の金バンプ２５ａ，２５ｂと、外部のポリイミドテープ２６に金メッキされた電極端子２７ａ、２７ｂと接合する。そして、アンダーフィル材として、半導体素子２１とポリイミドテープ２６の間にエポキシ系の樹脂２８を封入する。
特開２００２−２０８６０８号公報

図８に示すようなパッケージの半導体装置を長期間高湿度で動作させると、ＴｉＷ膜２４ａ、２４ｂが酸化物に変化したり、溶けてしまい、例えば、パッド２２ｂとバンプ２５ｂ間の抵抗が高くなったり、電気的にオープンになる不良が発生する。

この原因として考えられることを図９に示す電極パッド周辺の拡大断面図を用いて説明する。Ｐ−ＳｉＮからなるパシベーション膜２３は樹脂２８との密着性が悪い。また、樹脂２８の重合化が不完全であると、樹脂２８とパシベーション膜２３の間の密着性がさらに悪くなる。密着性が悪いと、パシベーション膜２３と樹脂２８との界面に水分がたまる領域２９が生じる。すなわち、領域２９にはＨイオンやＯＨイオンがたまり、導電性領域ができる。特に、半導体素子２１表面に塩素イオンのような不純物があると、導電性が一層上がり、水の電気分解が一層起こりやすくなる。このような状態で、ＴｉＷ膜２４ｂとＴｉＷ膜２４ａ間に３〜５０Ｖ程度の電圧で、ＴｉＷ膜２４ｂの電極がプラス電位であると、ＴｉＷ膜２４ｂの電極近傍には水の電気分解で発生した酸素原子が存在するし、塩素イオンのような腐食性イオンも存在する。

Ｗのように、表面に化学的に安定な酸化物が形成されていないと、ＴｉＷ膜２４ｂの周辺は酸化物３０に変わるか、溶出して、ＴｉＷ膜２４ｂの周辺からなくなっていく。

また、金バンプ２５ｂとＴｉＷ膜２４ｂのイオン化傾向を比較すると、金の方がイオン化傾向が小さく、電池作用により、一層ＴｉＷ膜２４ｂの酸化もしくは溶出が加速される。上記のことから、ＴｉＷ膜２４ｂが酸化物に変化したり、溶けてしまいパッド２２ｂとバンプ２５ｂ間の抵抗が高くなったり、電気的にオープンになる不良が発生するという信頼性に係わる課題がある。

さらに、溶け出した金属のプラスイオンはＴｉＷ膜２４ｂで金属が析出し、イオンマイグレーションにより、ＴｉＷ膜２４ａとＴｉＷ膜２４ｂが電気的に導通し、チップが不良になるという信頼性課題がある。

上記のような課題はＴＣＰだけではなく、ＱＦＰ、ＢＧＡ、ＣＳＰ等ほぼ全パッケージにおいて、信頼性不良が生じる可能性がある。

本発明は上記課題を解決するようになされたものであり、その目的は信頼性の高い半導体装置およびその製造方法を提供することである。

上記課題を解決するために、本発明の半導体装置は、半導体素子の外部接続用のパッド電極が複数の金属層で積層され、前記パッド電極の表面および側面が導電体薄膜で覆われていることを特徴とする。この構造によれば、異種金属層が露出していないので、電池作用が生ぜず、バンプもしくはパッドが酸化物に変化したり、溶け出すことはないので、半導体装置は高い信頼性が得られる。

また、本発明の半導体装置は、導電体薄膜が金であることを特徴とする。この構造によれば、バンプもしくはパッド周辺に酸素原子や不純物イオンが存在しても、バンプもしくはパッドが酸化物に変化したり、溶け出すことはないので、高い信頼性の半導体装置が得られる。

また、本発明の半導体装置の製造方法は、半導体素子の表面に外部接続用のパッド電極である複数の金属層を形成する工程と、前記パッド電極の表面および側面を覆うように無電界メッキ法で導電体薄膜を形成する工程とを備えたことを特徴とする。それにより、簡単な工程で導電体薄膜を得ることができる。

以上説明したように、本発明であれば、複数の金属層で積層され、前記パッド電極の表面および側面が導電体薄膜で覆われているため、封止樹脂と半導体基板との密着性が良いパッケージであり、高湿度の環境で長時間使用しても高信頼性の半導体装置を得ることができる。

また、メッキ法でパッド電極もしくはバンプを形成することにより、製造コストを安く、高信頼性の半導体装置を得ることができる。

以下、この発明の実施の形態について図面を参照して説明する。

図１は、本発明の第１の実施形態に係る半導体装置の断面図であり、最上層の導電性配線の上に絶縁性のパシベーション膜を介してパッドが形成されている構成を示している。図２〜図５は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。

図１において、能動素子や受動素子が形成された半導体基板（半導体素子）１の上に層間絶縁膜２が形成されており、層間絶縁膜２表面には、厚さ約４５０ｎｍの銅配線で半導体素子の最上層の配線３とパッドと接合するための配線電極４が同時に形成されている。そして、その上にパシベーション膜５として、厚さ５００〜１０００ｎｍのＰ−ＳｉＮ膜が形成されていて、配線電極４の上のパシベーション膜５は除去されている。配線電極４の上には、第１層のパッド層として、厚さ約３００ｎｍのＴｉＷ膜６および第２層のパッド層として、厚さ約３μｍのＮｉ膜８が形成されている。そして、ＴｉＷ膜６、Ｎｉ膜８の周辺は厚さ約５００ｎｍの金膜９で覆われている。

図２に示すように、ＣＭＯＳのような能動素子や抵抗、コンデンサのような受動素子が形成された半導体基板１の上にＳｉＯ₂のような層間絶縁膜２を形成する。そして、層間絶縁膜２表面に厚さ約４５０ｎｍの銅配線を形成して、半導体素子の最上層の配線３とパッドと接合するための配線電極４を同時に形成する。そして、その上に配線とパッドの層間絶縁膜としてのパシベーション膜５をＰ−ＳｉＮで厚さ５００〜１０００ｎｍ形成する。そして、配線電極４の上のパシベーション膜５を除去して、コンタクトホール１０を形成する。次に、厚さ約３００ｎｍのＴｉＷ膜６をスパッタ法で形成する。そして、パッド形成領域以外の領域に厚さ約４μｍのホトレジスト膜７を形成する。

ＴｉＷ膜６の替わりに、下層の絶縁膜および上層の金属膜に対して密着性の良い材料を用いても良い。

次に図３に示すように、パッド形成領域にＴｉＷ膜６を第１層のパッド層として、その上に電界メッキ法を用いて厚さ約３μｍで第２層のパッド層としてのＮｉ膜８を形成する。この場合、電界メッキ法で形成すると、配線電極４がＰ型シリコン層もしくはＮ型シリコン層に接していても両方とも同じ厚さのＮｉメッキ層を形成することができる。また、Ｎｉ膜８の厚さはプローブ検査やボンディング工程における応力で、パッド下のパシベーション膜５にクラックが入らない厚さにする。Ｎｉはヤング率が２１９２００ＭＰａであり、ＡｕやＡｌに比べて大きいので、パシベーション膜５にクラックが生じにくい。

第２層のパッド層として、Ｎｉの替わりにヤング率が１２９８００ＭＰａと比較的大きく、ローコストで形成できるＣｕを用いても良い。また、その他ヤング率が比較的大きく、その上に金メッキ層を形成しやすい他の材料でも良い。

次に、図４に示すように、ホトレジスト膜７を除去した後、Ｎｉ膜８をマスクにして、ＴｉＷ膜６を除去する。そうすると、第１層目のパッドである導電体薄膜のＴｉＷ膜６と第２層目のパッドである導電体薄膜のＮｉ膜８の２層のパッド領域が形成される。

次に、図５に示すように、パッド領域を含む表面全体に、無電界メッキ法で厚さ約５００ｎｍの金膜９を形成する。この場合、半導体基板１表面には、導電体層としてはＴｉＷ膜６とＮｉ膜８しかないので、導電体層にのみ選択的にメッキされる。つまり、ＴｉＷ膜６とＮｉ膜８が金膜９で覆われる。

配線電極４がＰ型シリコン層もしくはＮ型シリコン層に接していることにより、メッキの厚さが異なるが実用上問題はない。

メッキの材料と厚さはプローブ検査やパッケージングにおけるボンディング工程等が安定で、歩留まり良く製造できるようなヤング率の小さな材料を選び、所定の厚さにする。また、電極近傍に酸素原子や腐食性イオンが存在していても、ＴｉＷ膜６とＮｉ膜８が溶け出さない厚さであれば良い。通常は４００ｎｍ以上あれば良い。

メッキする材料は、金の替わりに白金等化学的に安定した材料であれば何でも良い。また、フリップチップ接続のためにパッド上にバンプ層を形成する場合は、図３に示す工程において、フリップチップできるＮｉ膜８の厚さを、例えば、５〜１５μｍにすれば良い。形成するＮｉ膜８の厚さに応じて、ホトレジスト膜７の厚さを変える。

さらに、パッド層にＮｉメッキ層を用いる替わりに５〜１５μｍの厚さの金メッキ層を用いても良い。そうすれば、従来の条件でＴＣＰやテープＢＧＡを製造することができる。

図６は、図１に示す構造の半導体装置をパッケージに組み立てて、高湿度雰囲気に長時間使用した場合のパッド近傍の断面図である。図６に示すように、半導体基板１上には最上層の配線３ａ、３ｂおよび最上層の配線からなる配線電極４ａ、４ｂが形成され（ここでは、層間絶縁膜は図示せず）、その上には、配線電極４ａ、４ｂ領域に開口部を設けてパシベーション膜５が形成され、さらにその上から、ＴｉＷ膜６ａ，６ｂとＮｉ膜８ａ、８ｂと金膜９ａ、９ｂが形成されている。さらに、パッケージに組み立てるため、インターポーザー２６上に形成された金電極２７ａ、２７ｂが半導体素子の金膜９ａ、９ｂと接続されている。インターポーザー２６としては、テープ等の基板である。インターポーザー２６と半導体素子が接続された後、その間には樹脂２８が封止される。

組み立て後の半導体装置に対し、ＴｉＷ膜６ａ、６ｂ間に３〜５０Ｖの電圧で、ＴｉＷ膜６ｂにプラス電位が印加された状態で、高湿度雰囲気で長時間曝されていることにより、Ｈイオン、ＯＨイオン、腐食性イオンの存在する層２９が発生し、パッドである金膜９ｂ近傍に酸素原子や腐食性イオンが存在したとしても、金膜９ｂは化学的に安定であるために腐食されることはない。また、パッド表面は１種類の導体薄膜であるため、電池作用によって腐食が早まることはない。すなわち、パッドの腐食や酸化による電気的なオープン不良は生じないし、金属の再析出による隣のパッドとの電気的導通が生じることはない。

また、図２から図５に示すような製造方法であれば、厚く、ヤング率が大きいＮｉメッキ層を電界メッキ法で形成するため、均一性の良い厚さにすることができるし、容易にパッド層を形成することができる。このように製造された半導体装置では、プローブ検査やボンディング工程の集中応力でパッド下のパシベーション膜５にクラックが生じることはない。また、無電界メッキ法によって、例えば金をＮｉ膜８の上部だけでなく、側面を含めて、パッド表面全体を覆うことができるので製造工程が簡単である。そのため、製造コストを下げることができる。

金バンプの替わりに上記のようにＮｉバンプを用いれば、材料コストがさらに安くなり、製造コストを下げることができる。

図７は、本発明の第２の実施形態に係る半導体装置の断面図であり、最上層の導電性配線の上に絶縁性のパシベーション膜を介してパッドが形成されている構成を示している。図１に示す第１の実施形態に係る半導体装置と異なる点は、プローブ検査やボンディング工程における応力でパッド下の絶縁膜５にクラックが入らないようなヤング率が大きい材料として、ＴｉＷ膜に替えて、ＴｉＮ膜１６を用い、スパッタ法で、例えば、厚さ約４００ｎｍで形成する。Ｎｉ膜８も同じくスパッタ法で厚さ約２００ｎｍで形成する。

第１のパッド層であるＴｉＮ膜１６の替わりにＴａＮのような下層のパシベーション膜５との密着性が良く、ヤング率の大きな材料であれば何でも良い。また、第２のパッド層であるＮｉ膜８の替わりにＣｕのような上層の金よりもヤング率が大きく、金膜９との密着性が良ければ何でも良い。図７の実施形態は、第１の導電体薄膜のパッドとしてＴｉＮ膜１６とＮｉ膜８の２層について述べているが、プローブ検査やボンディング工程でパシベーション膜５にクラックが入らない材料であれば１層のパッドでも良い。

さらに、ＴｉＮ膜１６、Ｎｉ膜８の厚さはプローブ検査やボンディング工程における応力でパッド下のパシベーション膜５にクラックが入らない厚さにする。また、金膜９は第１の実施形態と同じように、プローブ検査やボンディング工程が安定で歩留まり良く製造される厚さにすれば良い。

本発明の半導体装置およびその製造方法は、プローブ検査やボンディング工程における応力が問題になる場合や長期間高湿度で動作させる場合の他、一般的なすべての半導体素子のパッド構造に適用可能である。

本発明の第１の実施形態に係る半導体装置の断面図本発明の半導体装置の製造方法を示す工程断面図本発明の半導体装置の製造方法を示す工程断面図本発明の半導体装置の製造方法を示す工程断面図本発明の半導体装置の製造方法を示す工程断面図本発明の半導体装置をパッケージングした時の断面図本発明の第２の実施形態に係る半導体装置の断面図従来の半導体装置をパッケージングした時の断面図従来の半導体装置をパッケージングした時の断面図

符号の説明

１半導体基板
２層間絶縁膜
３配線
４配線電極
５パシベーション膜
６ＴｉＷ膜
７ホトレジスト膜
８Ｎｉ膜
９金膜
１６ＴｉＮ膜
２６インターポーザー
２８樹脂

Claims

半導体素子の外部接続用のパッド電極が複数の金属層で積層され、前記パッド電極の表面および側面が導電体薄膜で覆われていることを特徴とする半導体装置。
複数の金属層の１つがバンプ層であることを特徴とする請求項１記載の半導体装置。
導電体薄膜が金であることを特徴とする請求項１または２記載の半導体装置。
複数の金属層は、半導体素子表面側の第１の金属層はＴｉＷ膜またはＴｉＮ膜であり、その上層の第２の金属層はＮｉ膜であることを特徴とする請求項１または２記載の半導体装置。
半導体素子の表面に外部接続用のパッド電極である複数の金属層を形成する工程と、前記パッド電極の表面および側面を覆うように無電界メッキ法で導電体薄膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
半導体素子表面の所定の領域にパッド電極と接続する配線電極を形成する工程と、前記半導体素子表面に絶縁膜を形成する工程と、前記配線電極上の前記絶縁膜を選択的に除去して、コンタクトホールを形成する工程と、前記配線電極上に第１の金属層を形成する工程と、前記第１の金属層の上に第２の金属層を電界メッキ法で形成する工程と、前記第１の金属層と前記第２の金属層からなる前記パッド電極の表面および側面の上に無電界メッキ法で導電体薄膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。