JP2014093318A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法 Download PDFInfo
- Publication number
- JP2014093318A JP2014093318A JP2012241126A JP2012241126A JP2014093318A JP 2014093318 A JP2014093318 A JP 2014093318A JP 2012241126 A JP2012241126 A JP 2012241126A JP 2012241126 A JP2012241126 A JP 2012241126A JP 2014093318 A JP2014093318 A JP 2014093318A
- Authority
- JP
- Japan
- Prior art keywords
- bump
- layer
- bump portion
- forming
- light emitting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
【解決手段】フリップチップ実装のための突起電極として段形状のバンプ60を備えた半導体素子において、前記バンプ60は、前記段形状の1段目を構成する第1バンプ部61と、前記段形状の2段目を構成する第2バンプ部63と、前記第1バンプ部61の形成材料とは異なる形成材料により形成され、少なくとも前記第1バンプ部61と前記第2バンプ部63との間に介在するように配された第1被覆層62とを備えて構成される。
【選択図】図1
Description
この点については、例えば特許文献2,3に開示されているように、整形治具を用いることなく、めっき法を用いることが考えられる。めっき法を用いて1段目(下段)と2段目(上段)を順に形成して段形状のバンプを完成させるようにすれば、複数のバンプについて一度に高い位置精度で形成することが可能になるからである。ところが、このようにめっき処理を2度に分け、1段目のバンプ部分を形成した後に、そこに重ねるように2段目のバンプ部分を形成すると、完成後のバンプについて、1段目と2段目との間の接合強度が弱くなってしまうことが分かった。つまり、めっき法を用いて1段目と2段目、さらには3段目等を順に形成して段形状のバンプを完成させた場合には、フリップチップ実装での使用に耐える強度が得られないおそれがある。
この点につき、本願発明者は、さらに鋭意検討を重ねた。その結果、接合強度が弱くなってしまう要因を排除して、フリップチップ実装での使用に耐え得る強度を確保するためには、1段目と2段目との組成の連続性を確保すべきという一般的な技術常識に捉われることなく、1段目の表面の酸化を抑制して1段目と2段目との密着性が弱くなってしまうのを回避するための層を1段目と2段目の間に介在させればよいのではないかとの着想に至った。
本発明は、上述した本願発明者による新たな着想に基づいてなされたものである。
フリップチップ実装のための突起電極として段形状のバンプを備えた半導体素子において、
前記バンプは、
前記段形状の1段目を構成する第1バンプ部と、
前記段形状の2段目を構成する第2バンプ部と、
前記第1バンプ部の形成材料とは異なる形成材料により形成され、少なくとも前記第1バンプ部と前記第2バンプ部との間に介在するように配された第1被覆層と
を含むことを特徴とする半導体素子である。
本発明の第2の態様は、第1の態様に記載の発明において、
前記第1バンプ部は、前記半導体素子が有するシード層の面上に配置されており、
前記第1被覆層は、導電性を有した金属材料により形成され、当該第1被覆層の一部が前記シード層と電気的に接続している
ことを特徴とする。
本発明の第3の態様は、第1または第2の態様に記載の発明において、
前記第1バンプ部は、ニッケルを主成分とした金属材料を形成材料とし、
前記第1被覆層は、金を形成材料としたものである
ことを特徴とする。
本発明の第4の態様は、第1、第2または第3の態様に記載の発明において、
前記半導体素子は、発光層を備える発光素子である
ことを特徴とする。
本発明の第5の態様は、
フリップチップ実装のための突起電極として段形状のバンプを備えた半導体素子の製造方法であって、
前記半導体素子に備えられた半導体層の電極と電気的に接続するシード層を形成する工程と、
前記シード層の表面に位置するバンプ形成面上に、前記段形状の1段目を構成する第1バンプ部を形成する工程と、
前記第1バンプ部を、当該第1バンプ部の形成材料とは異なる形成材料により形成される第1被覆層によって覆う第1被覆層形成工程と、
前記第1バンプ部のバンプ形成面上に、前記段形状の2段目を構成する第2バンプ部を形成する工程と、
を備えることを特徴とする半導体素子の製造方法である。
本発明の第6の態様は、第5の態様に記載の発明において、
前記第1バンプ部、前記第1被覆層および前記第2バンプ部を、いずれもめっき処理によって形成する
ことを特徴とする。
本発明の第7の態様は、第5または第6の態様に記載の発明において、
前記シード層のバンプ形成面上の一部に前記第1バンプ部を形成しない開口領域を有するように当該第1バンプ部の形成を行った後に、前記第1被覆層形成工程において、前記開口領域により露出する前記シード層と前記第1被覆層とを接続する
ことを特徴とする。
本発明の第8の態様は、第5、第6または第7の態様に記載の発明において、
前記第1被覆層および前記第2バンプ部を、さらに第2被覆層によって覆う工程
を備えることを特徴とする。
本発明の第9の態様は、第5、第6、第7または第8の態様に記載の発明において、
前記シード層を形成する工程において、前記シード層のバンプ形成面が位置する開口部を具備する保護膜を形成する工程をさらに含む
ことを特徴とする。
本実施形態では、半導体素子として発光素子を例に挙げ、以下の順序で項分けをして説明を行う。
1.第1実施形態
1−1.発光素子の構成
1−2.発光素子のフリップチップ実装
1−3.発光素子の製造手順
1−4.第1実施形態の効果
2.第2実施形態
2−1.発光素子の構成
2−2.発光素子の製造手順
2−3.第2実施形態の効果
3.変形例等
先ず、本発明の第1実施形態について説明する。本実施形態においては、凸型の2段形状のバンプを備える場合を例に説明する。
図1は、本発明の第1実施形態における発光素子の概略構成例を示す説明図である。
このように、第1シード層32が第2導電型層23と直接接合していれば、当該第2導電型層23の露出面が平坦性に優れているので、表面の粗さに起因して発生し得るボイド等の悪影響が及ぶことがないため、第1シード層32と当該第2導電型層23との間の機械的な接合強度を十分に確保することができる。さらには、第2導電型層23の露出面が平坦性に優れていることから、第1シード層32の上面についても、第2導電型層23の露出面と同様に平坦性に優れたものとなり、その上にめっきによりバンプ60が形成される場合であっても、Al系の金属材料を用いた場合の第1電極31上と比較すると、当該バンプ60と当該第2導電型層23との間の機械的な接合強度を十分に確保することができる。なお、本明細書でいう「シード層」とは、めっきを析出させる下地層を意味する。
このような構成の第1シード層32は、例えばTi/Au、Ti/Au/TiまたはTi/Ni、Ti/PdのようにAlを含有しない金属材料を用いて形成することが考えられる。
なお、第1シード層32と第2シード層42とは、それぞれの上面がほぼ同じ高さとなるように形成されているものとする。
ただし、保護膜51は、これらの全面を覆うのではなく、部分的に第1シード層32の露出面および第2シード層42の露出面を残すような態様で成膜されている。
以上のような構成の発光素子は、図示せぬプリント配線基板上にフリップチップ実装されて用いられる。詳しくは、例えば図1(a)に示した状態の天地を逆転させた状態で、バンプ60がプリント配線基板上の電極部分に接触するように発光素子を当該プリント配線基板上に載置して、バンプ60と電極部分とを接合させる。このようにして、発光素子は、プリント配線基板上にフリップチップ実装される。
このとき、発光素子における第1シード層32と第2シード層42がほぼ同じ高さに形成されており、かつ、これらのそれぞれに形成されたバンプ60がほぼ同じ高さを有していれば、当該発光素子が傾いてしまう等の不都合の発生を抑えることができる。このことは、フリップチップ実装の際の接続不良等の発生を抑制するためには非常に有効であると言える。
このとき、例えば図1(c)に示すように、半田層70への凸型のバンプ60の埋入部分の体積Vaと、バンプ60における1段目と2段目の段差の大きさおよび当該段差と半田層70の表面の間の距離によって特定される体積Vbとが、ほぼ等しくなるようなサイズでバンプ60が形成されていれば、半田層70へのバンプ60の埋入によって熔融半田が押し出されても、その熔融半田が1段目と2段目の段差部分で止まり、それよりも上方側へは広がらない。したがって、熔融半田がバンプ60の側面を濡れ上がりシード層32,42まで到達してしまうのを防止でき、フリップチップ実装の際に短絡等の電気的接触不良が発生してしまうことがない。しかも、バンプ60における2段目の側面のみならず、1段目と2段目の段差面にも熔融半田が接触することになるので、十分な接合強度を確保し得るようにもなる。なお、段数を増やして3段、4段などの複数段にした場合においても同様の効果が得られる。
次に、上述した構成の発光素子の製造手順について説明する。
図2は、本発明の第1実施形態における発光素子の製造方法の手順を示す説明図である。
先ず、所望厚さの板状に形成されたサファイア基板10を用意し、そのサファイア基板10上に、当該サファイア基板10側から順に、第1導電型層21、発光層22および第2導電型層23を有する積層構造の半導体層20を形成する工程を行う。第1導電型層21、発光層22および第2導電型層23の形成は、例えばIII族窒化物半導体材料により、公知の成膜手法を用いて行えばよい。
具体的には、先ず、発光領域25における第2導電型層23の露出面上に、多層構造の第2電極41における初期層を形成する。第2電極41の初期層は、第2導電型層23に対してオーミック性を確保し易いAu系の金属材料(例えばNi/Au)を用いて、スパッタリング等の公知の成膜手法により形成すればよい。
次いで、非発光領域26における第2導電型層23の露出面上および溝構造部24の底部に、第1電極31を形成する。第1電極31の形成に際しては、先ず、非発光領域26における第2導電型層23上にレジスト(ただし不図示)を形成する。レジストは、第1電極31に覆われずに第2導電型層23の露出面となる箇所に対応するように、当該第2導電型層23上に部分的に形成する。レジストの形成材料および形成手法は、公知技術を利用すればよい。レジストの形成後は、続いて、第1電極31を成膜する。このとき、第1電極31は、非発光領域26における第2導電型層23上のみならず、当該第2導電型層23上から溝構造部24の底部における第1導電型層21の露出部分にまで延びるように成膜する。第1電極31の成膜は、Al系の金属材料(例えばTi/Al/TiまたはTi/Al)を用いて、スパッタリング等の公知の手法により行えばよい。そして、第1電極31の成膜後は、レジストの除去を行う。このようなリフトオフプロセスにより、溝構造部24内の第1導電型層21の露出部分まで延び、かつ、第2導電型層23上の全面を覆うのではなく部分的に当該第2導電型層23の露出面を残すような態様で、第1電極31が成膜されることになる。
レジストの除去後は、続いて、第1電極31を第1導電型層21の露出面とオーミック接合させるべく、さらに、第2電極41を第2導電型層23とオーミック接合させるべく、当該第1電極31および第2電極41の初期層に対する熱処理を施す工程を行う。具体的には、例えば400℃〜600℃の熱処理を施す。熱処理の雰囲気は、公知の手法によって行えばよい。
さらにその後は、第2電極41の初期層上に、多層構造の第2電極41における2層目を形成してもよい。第2電極41の2層目は、Au系の金属材料(例えばPt/Au/Ti)を用いて、スパッタリング等の公知の成膜手法により形成すればよい。そして、第2電極41の2層目を形成した後に、追加の熱処理として400℃〜600℃の熱処理を施しても良い。
第1シード層32は、第1電極31の成膜時にレジストで保護されていた部分、すなわち非発光領域26における第2導電型層23の露出面上に、当該第2導電型層23に対してオーミック性を確保し易いAu系の金属材料(例えばTi/Au、Ti/Au/TiまたはTi/Ni)を用いて、スパッタリング等の公知の成膜手法により形成すればよい。
また、第2シード層42は、第2電極41の上面に、当該第2電極41に対してオーミック性を確保し易いAu系の金属材料(例えばTi/Au、Ti/Au/TiまたはTi/Ni。ただし後述のように保護膜51の開口部の上からシード層32,42を被せる場合であれば最表面にTiがなくてもよい。)を用いて、スパッタリングや真空蒸着等の公知の成膜手法により形成すればよい。
なお、第1シード層32と第2シード層42とは、一方を形成した後に他方を形成してもよいし、両方を同時に形成してもよい。いずれの場合であっても、それぞれの上面高さがほぼ揃うように、第1シード層32および第2シード層42が形成されるものとする。
ただし、保護膜51は、第1シード層32や第2シード層42等の全面を覆うのではなく、部分的に第1シード層32の露出面および第2シード層42の露出面を有するような態様とされる。例えば、第1シード層32や第2シード層42等の全面を覆うように保護膜51を成膜した後、図示せぬレジストで公知技術を利用しつつマスクパターンを形成し、エッチングを行うことで保護膜51に部分的な開口部を設けて、第1シード層32および第2シード層42の上面(バンプ形成面)を部分的に露出させる。そして、さらにドライエッチングやアッシング等を行って第1シード層32および第2シード層42の上面に残る付着物等を除去することで、部分的に第1シード層32の露出面および第2シード層42の露出面を残すようにする。ここで挙げたシード層32,42の形成手順と保護膜51の形成手順は、単なる一例である。類似の形状が得られる方法であれば、開口部を有する保護膜を形成後にシード層を形成しても良いし、パターニング方法にリフトオフ法を用いるなど、公知の手法を組み合わせた他の工程とすることは可能である。
そして、第1バンプ部61の形成後は、続いて、第1バンプ部61の表面を覆うように、第1被覆層62を形成する。第1被覆層62の形成は、例えばAuを用いて形成する場合であれば、置換金めっきで第1バンプ部61を被覆した後、無電解金めっきにより置換金めっき表面をAu薄膜で覆うことによって行うことが考えられる。ただし、他の公知の成膜手法により形成しても構わない。なお、第1被覆層62の形成は、第1バンプ部61の場合と同様に、第1シード層32および第2シード層42のそれぞれに対して、別個に行ってもよいが、同時に行ったほうが効率的で好ましい。
そして、第2バンプ部63の形成後は、続いて、第1バンプ部61を覆う第1被覆層62およびこれに重ねられた第2バンプ部63について、これらの表面を覆うように、第2被覆層64を形成する。第2被覆層64の形成は、第1被覆層62の場合と同様に、例えばAuを用いて形成する場合であれば、置換金めっきで第2バンプ部63等を被覆した後、無電解金めっきにより置換金めっき表面をAu薄膜で覆うことによって行うことが考えられる。ただし、他の公知の成膜手法により形成しても構わない。なお、第2被覆層64の形成は、第1バンプ部61等の場合と同様に、第1シード層32および第2シード層42のそれぞれに対して、別個に行ってもよいが、同時に行ったほうが効率的で好ましい。
以上のような一連の手順を経ることで、図1を用いて説明した構成の発光素子が製造される。
第1実施形態で説明した発光素子およびその製造方法によれば、以下のような効果が得られる。
このように、2段形状における1段目と2段目との接合強度を十分に確保できれば、発光素子をプリント配線基板上にフリップチップ実装した際のダイシェア強度についても十分に確保することが可能となる。ここで「ダイシェア強度」とは、フリップチップ実装された発光素子の接合部分に水平方向の力(せん断方向の力)を加えたときの接合強度を表す指標である。このダイシェア強度が十分に確保されていれば、フリップチップ実装での使用に耐え得る強度を確保できていると言える。
次に、本発明の第2実施形態について説明する。
ただし、ここでは、主として、上述した第1実施形態との相違点を説明する。
図3は、本発明の第2実施形態における発光素子の概略構成例を示す説明図である。
図3(a)および(b)に示すように、第2実施形態で説明する発光素子は、バンプ60における第1バンプ部61および第1被覆層62が、上述した第1実施形態の場合とは相違する。他の構成要素は、第1実施形態の場合と同様である。
次に、上述した構成の発光素子の製造手順について説明する。
第2実施形態においても、保護膜51を形成する工程の前工程までは、第1実施形態の場合と同様である。
保護膜51を形成する工程では、保護膜51を成膜した後、ドライエッチングによって当該保護膜51に部分的な開口部を設けて、シード層32,42の上面(バンプ形成面)を部分的に露出させる。なお、開口部は、後述するような手法の利用により、結果的に第1バンプ部61の形成サイズよりも大サイズになるものとする。
第2実施形態で説明した発光素子およびその製造方法によれば、以下のような効果が得られる。
以上に本発明の第1実施形態および第2実施形態を説明したが、上述した開示内容は、本発明の例示的な実施形態を示すものである。すなわち、本発明の技術的範囲は、上述の例示的な実施形態に限定されるものではない。
実施例1では、図1に示した構成の発光素子を製造した。具体的には、サファイア基板10上に、n型のAlGaNからなる第1導電型層21、AlInGaNからなる発光層22、および、p型のAlGaNからなる第2導電型層23が順に積層されてなる半導体層20を形成するとともに、その半導体層20に溝構造部24をRIEによって形成し、半導体層20を発光領域25と非発光領域26とに分断した。
なお、ここでは、第1シード層32と第2シード層42を同一工程で形成しており、第1電極31と第2電極41との成膜厚さの差分に起因して、各シード層32,42の上面高さがn側とp側で異なることになるが、その差は最大で0.2μm程度なので、この値を鑑みれば大きな影響は出ないと考えられる。ただし、各シード層32,42の上面高さを揃えるように、各シード層32,42の厚さを変えて別々に成膜しても良い。
実施例2では、図3に示した構成の発光素子を製造した。
具体的には、保護膜51に部分的な開口部をφ110μmの大きさで設けてバンプ形成面とした後、開口部の外周部をレジストで覆うことで露出する面をφ100μmとし、各シード層32,42の露出面上にバンプ径φ100μmで第1バンプ部61を形成した。そして、外周部を覆っていたレジストを除去することで第1バンプ部61が形成されないバンプ形成面上の開口領域を形成した後、その第1バンプ部61の表面を覆い、かつ、シード層32,42との電気的接続を確保し得るように、開口領域のシード層32,42と接続する第1被覆層62を形成した。他は、実施例1の場合と全く同様である。
次に、上述した実施例1に対する比較例1を説明する。
図4は、比較例1となる従来構成の発光素子を示す側断面図である。なお、図中において、実施例1の場合と同一の構成要素については、同一の符号を付している。
図例の発光素子は、段形状ではなく1段目のみで構成されたバンプ80を備えたものである。
ただし、比較例1の発光素子では、段形状を有しておらず1段目のみで構成されているために短絡等の電気的接触不良が発生し、3μm厚のAu/Sn半田層70を用いてフリップチップ実装をした場合に、溶融半田がシード層32,42まで到達することによる短絡等の電気的接触不良の発生率が10%であった。
次に、上述した実施例1に対する比較例2を説明する。
図5は、比較例2となる発光素子を示す側断面図である。なお、図中においても、実施例1の場合と同一の構成要素については同一の符号を付し、バンプについては下一桁の数字を同じにしている。
図例の発光素子は、2段形状のバンプ90を備えたものである。そのバンプ90は、第1バンプ部91と第2バンプ部93とが被覆層を介さずに直接接合されている以外は、実施例1と同じである。
しかし、バンプ90は、1段目の第1バンプ部91と2段目の第2バンプ部93とが直接接合しており、これらの間に被覆層が介在していない。ダイシェア強度を測定した結果は、複数回の測定結果の平均が155gであった。したがって、実施例1に比べてダイシェア強度が低く、発光素子をフリップチップ実装した際のダイシェア強度を十分に確保し得るとは言えない。
以上に説明した実施例1と比較例1とを比べると、比較例1における短絡等の電気的接触不良の発生率が10%であるのに対して、実施例1では短絡等の電気的接触不良が発生しておらず、段形状のバンプ60が電気的接触不良の発生を防ぐのに有効であることがわかる。
また、実施例1と比較例2とを比べると、これらはいずれも凸型の2段形状であるが、実施例1におけるダイシェア強度が205gであるのに対して、比較例2におけるダイシェア強度は155gであり、実施例1のダイシェア強度のほうが優れていることがわかる。ここで、発光素子のフリップチップ実装後に必要とされるダイシェア強度(すなわちフリップチップ実装での使用に耐え得るダイシェア強度)の基準値を例えば180g程度と仮定すると、比較例2はフリップチップ実装での使用に耐え得るダイシェア強度に満たないのに対して、実施例1ではフリップチップ実装での使用に耐え得るダイシェア強度を十分に確保することができていると言える。
したがって、実施例1の発光素子であれば、フリップチップ実装での使用に耐え得る強度を確保することができ、かつ、フリップチップ実装後における短絡等の電気的接触不良が生じることもなく、これらの点で比較例1,2の場合よりも優れている。
Claims (9)
- フリップチップ実装のための突起電極として段形状のバンプを備えた半導体素子において、
前記バンプは、
前記段形状の1段目を構成する第1バンプ部と、
前記段形状の2段目を構成する第2バンプ部と、
前記第1バンプ部の形成材料とは異なる形成材料により形成され、少なくとも前記第1バンプ部と前記第2バンプ部との間に介在するように配された第1被覆層と
を含むことを特徴とする半導体素子。 - 前記第1バンプ部は、前記半導体素子が有するシード層の面上に配置されており、
前記第1被覆層は、導電性を有した金属材料により形成され、当該第1被覆層の一部が前記シード層と電気的に接続している
ことを特徴とする請求項1記載の半導体素子。 - 前記第1バンプ部は、ニッケルを主成分とした金属材料を形成材料とし、
前記第1被覆層は、金を形成材料としたものである
ことを特徴とする請求項1または2記載の半導体素子。 - 前記半導体素子は、発光層を備える発光素子である
ことを特徴とする請求項1、2または3記載の半導体素子。 - フリップチップ実装のための突起電極として段形状のバンプを備えた半導体素子の製造方法であって、
前記半導体素子に備えられた半導体層の電極と電気的に接続するシード層を形成する工程と、
前記シード層の表面に位置するバンプ形成面上に、前記段形状の1段目を構成する第1バンプ部を形成する工程と、
前記第1バンプ部を、当該第1バンプ部の形成材料とは異なる形成材料により形成される第1被覆層によって覆う第1被覆層形成工程と、
前記第1バンプ部のバンプ形成面上に、前記段形状の2段目を構成する第2バンプ部を形成する工程と、
を備えることを特徴とする半導体素子の製造方法。 - 前記第1バンプ部、前記第1被覆層および前記第2バンプ部を、いずれもめっき処理によって形成する
ことを特徴とする請求項5記載の半導体素子の製造方法。 - 前記シード層のバンプ形成面上の一部に前記第1バンプ部を形成しない開口領域を有するように当該第1バンプ部の形成を行った後に、前記第1被覆層形成工程において、前記開口領域により露出する前記シード層と前記第1被覆層とを接続する
ことを特徴とする請求項5または6記載の半導体素子の製造方法。 - 前記第1被覆層および前記第2バンプ部を、さらに第2被覆層によって覆う工程
を備えることを特徴とする請求項5、6または7記載の半導体素子の製造方法。 - 前記シード層を形成する工程において、前記シード層のバンプ形成面が位置する開口部を具備する保護膜を形成する工程をさらに含む
ことを特徴とする請求項5、6、7または8記載の半導体素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012241126A JP5988489B2 (ja) | 2012-10-31 | 2012-10-31 | 半導体素子およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012241126A JP5988489B2 (ja) | 2012-10-31 | 2012-10-31 | 半導体素子およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014093318A true JP2014093318A (ja) | 2014-05-19 |
JP5988489B2 JP5988489B2 (ja) | 2016-09-07 |
Family
ID=50937226
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012241126A Active JP5988489B2 (ja) | 2012-10-31 | 2012-10-31 | 半導体素子およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5988489B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015226038A (ja) * | 2014-05-30 | 2015-12-14 | 日亜化学工業株式会社 | 発光装置及び発光装置の製造方法 |
CN110299376A (zh) * | 2018-03-22 | 2019-10-01 | 群创光电股份有限公司 | 显示设备 |
JP2021027073A (ja) * | 2019-07-31 | 2021-02-22 | 日亜化学工業株式会社 | 発光装置 |
CN113555479A (zh) * | 2021-07-26 | 2021-10-26 | 苏州汉骅半导体有限公司 | 倒装深紫外led及其制备方法 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04356935A (ja) * | 1991-06-03 | 1992-12-10 | Matsushita Electric Ind Co Ltd | 半導体装置のバンプ電極形成方法 |
JPH07193069A (ja) * | 1993-12-27 | 1995-07-28 | Sharp Corp | 多層金メッキ電極とその製造方法 |
JPH07275106A (ja) * | 1994-04-04 | 1995-10-24 | Dairin Shoji:Kk | ズボンプレッサー |
JPH08186117A (ja) * | 1994-12-28 | 1996-07-16 | Matsushita Electric Ind Co Ltd | ワイヤボンディング装置用キャピラリーとバンプの形成方法 |
JPH1098044A (ja) * | 1996-09-19 | 1998-04-14 | Toshiba Corp | 半導体装置、回路配線基板及び半導体装置実装構造体 |
JP2002261335A (ja) * | 2000-07-18 | 2002-09-13 | Sony Corp | 画像表示装置及び画像表示装置の製造方法 |
JP2004153110A (ja) * | 2002-10-31 | 2004-05-27 | Nichia Chem Ind Ltd | 窒化物系光学素子及びその製造方法 |
JP2005294678A (ja) * | 2004-04-02 | 2005-10-20 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2006114792A (ja) * | 2004-10-18 | 2006-04-27 | Fuji Electric Device Technology Co Ltd | 超小型電力変換装置 |
-
2012
- 2012-10-31 JP JP2012241126A patent/JP5988489B2/ja active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04356935A (ja) * | 1991-06-03 | 1992-12-10 | Matsushita Electric Ind Co Ltd | 半導体装置のバンプ電極形成方法 |
JPH07193069A (ja) * | 1993-12-27 | 1995-07-28 | Sharp Corp | 多層金メッキ電極とその製造方法 |
JPH07275106A (ja) * | 1994-04-04 | 1995-10-24 | Dairin Shoji:Kk | ズボンプレッサー |
JPH08186117A (ja) * | 1994-12-28 | 1996-07-16 | Matsushita Electric Ind Co Ltd | ワイヤボンディング装置用キャピラリーとバンプの形成方法 |
JPH1098044A (ja) * | 1996-09-19 | 1998-04-14 | Toshiba Corp | 半導体装置、回路配線基板及び半導体装置実装構造体 |
JP2002261335A (ja) * | 2000-07-18 | 2002-09-13 | Sony Corp | 画像表示装置及び画像表示装置の製造方法 |
JP2004153110A (ja) * | 2002-10-31 | 2004-05-27 | Nichia Chem Ind Ltd | 窒化物系光学素子及びその製造方法 |
JP2005294678A (ja) * | 2004-04-02 | 2005-10-20 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2006114792A (ja) * | 2004-10-18 | 2006-04-27 | Fuji Electric Device Technology Co Ltd | 超小型電力変換装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015226038A (ja) * | 2014-05-30 | 2015-12-14 | 日亜化学工業株式会社 | 発光装置及び発光装置の製造方法 |
CN110299376A (zh) * | 2018-03-22 | 2019-10-01 | 群创光电股份有限公司 | 显示设备 |
JP2021027073A (ja) * | 2019-07-31 | 2021-02-22 | 日亜化学工業株式会社 | 発光装置 |
JP7368696B2 (ja) | 2019-07-31 | 2023-10-25 | 日亜化学工業株式会社 | 発光装置 |
CN113555479A (zh) * | 2021-07-26 | 2021-10-26 | 苏州汉骅半导体有限公司 | 倒装深紫外led及其制备方法 |
CN113555479B (zh) * | 2021-07-26 | 2023-09-01 | 苏州汉骅半导体有限公司 | 倒装深紫外led及其制备方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5988489B2 (ja) | 2016-09-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5045336B2 (ja) | 半導体発光素子 | |
JP4602079B2 (ja) | バリア層を含む発光ダイオードおよびその製造方法 | |
CN100403568C (zh) | 一种氮化镓基ⅲ-ⅴ族化合物半导体器件的电极 | |
JP5693375B2 (ja) | 半導体発光素子 | |
CN109841715B (zh) | Led芯片和使用该led芯片的led模块 | |
JP2006245379A (ja) | 半導体発光素子 | |
TWI667813B (zh) | 氮化物半導體晶圓及其製造方法、及氮化物半導體紫外線發光元件及裝置 | |
JP2015173177A (ja) | 半導体発光素子 | |
JP5148647B2 (ja) | 半導体発光素子、半導体発光装置及び半導体発光素子の製造方法 | |
CN108183155B (zh) | 半导体发光器件 | |
TWI533484B (zh) | 發光元件 | |
KR20150078296A (ko) | 신뢰성이 향상된 발광 소자 | |
JP2005123489A (ja) | 窒化物半導体発光素子およびその製造方法 | |
JP5988489B2 (ja) | 半導体素子およびその製造方法 | |
TWI568024B (zh) | Nitride semiconductor light emitting device and manufacturing method thereof | |
JP5806608B2 (ja) | 半導体発光装置 | |
US6653215B1 (en) | Contact to n-GaN with Au termination | |
KR101303150B1 (ko) | 반도체 발광소자 및 이의 제조 방법 | |
JP6462274B2 (ja) | 半導体発光素子 | |
JP6432280B2 (ja) | 発光装置の製造方法 | |
JP5520638B2 (ja) | 半導体発光素子およびその製造方法 | |
JP6964421B2 (ja) | 半導体発光装置 | |
JP2014022380A (ja) | 半導体素子およびその製造方法 | |
JP5438806B2 (ja) | 半導体発光素子及び半導体発光装置 | |
JP5802256B2 (ja) | 半導体発光素子及び半導体発光装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150828 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160530 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160602 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160622 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160803 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160808 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5988489 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |