JP5148647B2 - 半導体発光素子、半導体発光装置及び半導体発光素子の製造方法 - Google Patents

半導体発光素子、半導体発光装置及び半導体発光素子の製造方法 Download PDF

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Description

本発明は、半導体発光素子、半導体発光装置及び半導体発光素子の製造方法に関する。
最近、素子の上下を電極ではさんだ上下電極構造の半導体発光素子が注目されている。例えば、ＬＥＤ（Light Emitting Diode）がその代表例である。その製造工程は、以下の如くである。例えば、サファイア等の支持基板の上に、発光部を含む半導体積層体を形成する。次いで、支持基板とは反対側の半導体積層体の主面に導電性基板を接合させた後、半導体積層体から支持基板を除去する。支持基板を除去した半導体積層体の表面と、導電性基板と、にそれぞれ電極を形成する。
上述したプロセスに関して、半導体積層体から支持基板を除去する手段として、レーザリフトオフ法（Laser Lift Off）が開示されている（例えば、特許文献１参照）。しかしながら、レーザリフトオフ法で半導体積層体から支持基板を除去すると、半導体積層体の電極と、導電性基板との間に介在する接合部と、の界面で剥がれる可能性がある。これにより、半導体発光素子の信頼性、半導体発光素子の製造歩留まりが向上しないという問題があった。
特開２００９−０９９６７５号公報
本発明は、信頼性及び製造歩留まりをより向上させた半導体発光素子、半導体発光装置及び半導体発光素子の製造方法を提供する。
本発明の一態様によれば、支持基板と、前記支持基板の上に設けられ、第１金属膜及び第４金属膜を含む多層金属膜が積層された接合部と、前記第４金属膜の上に接して設けられ、前記第１金属膜の線膨張係数よりも大きい線膨張係数を有する中間金属膜と、前記中間金属膜の上に接して設けられ前記中間金属膜の線膨張係数よりも大きい線膨張係数を有する第２金属膜と、前記第２金属膜の上に設けられた第３金属膜と、を有する第１電極と、前記第１電極の上に設けられ、発光部を含む半導体積層体と、前記半導体積層体の上に設けられた第２電極と、前記半導体積層体の側面を覆う保護膜と、を備え、前記中間金属膜は、Ｎｉ、Ｐｔ、Ｒｈ及びＰｄのうち選択された１つであり、前記第３金属膜の膜厚よりも厚い膜厚を有し、前記第４金属膜は、前記中間金属膜の下面、前記中間金属膜の端面、前記第１電極の端面、前記端面から外側に延在する前記半導体積層体の下面及び前記保護膜の下面に接し前記半導体積層体のエッチングに対して耐性を有することを特徴とする半導体発光素子。
また、本発明の他の一態様によれば、第１支持基板上に発光部を含む半導体積層体を形成する工程と、前記半導体積層体の上に、第２金属膜を有する電極を形成する工程と、前記電極の上に、前記第２金属膜よりも線膨張係数が小さい中間金属膜を、前記第２金属膜と接するように形成する工程と、前記電極及び前記中間金属膜を選択的にエッチングして分割する工程と、前記中間金属膜の上面、前記中間金属膜の端面、前記電極の端面及び前記端面から外側に延在する前記半導体積層体の上面のそれぞれを覆うように第４金属膜を形成し、前記第４金属膜の上に前記中間金属膜よりも線膨張係数が小さい第１金属膜を積層した第１接合層を形成する工程と、第２支持基板上に接合用金属膜を有する第２接合層を形成する工程と、前記第１接合層と前記第２接合層とを接合する工程と、前記第１支持基板の前記半導体積層体とは反対側の面からレーザ光を照射し、前記第１支持基板を前記半導体積層体から剥離する工程と、前記第１接合層の前記第４金属膜をストッパとして前記半導体積層体をエッチングする工程と、前記半導体積層体の側面及び前記第４金属膜の上面を覆う保護膜を形成する工程と、を備えたことを特徴とする半導体発光素子の製造方法が提供される。
本発明によれば、信頼性及び製造歩留まりをより向上させた半導体発光素子、半導体発光装置及び半導体発光素子の製造方法が提供される。
第１の実施の形態に係る半導体発光素子の構造例を説明する模式的断面図である。 比較例に係る半導体発光素子の構造例を説明する模式的断面図である。 第１の実施の形態に係る半導体発光素子の主要部の構成例を説明する模式的断面図である。 半導体発光素子の製造工程の一例を順に説明する模式的断面図である。 半導体発光素子の製造工程の一例を順に説明する模式的断面図である。 半導体発光素子の製造工程の一例を順に説明する模式的断面図である。 比較例に係る半導体発光素子の製造工程の一部を例示する模式的断面図である。 第３の実施の形態に係る半導体発光素子の構造例を説明する模式的断面図である。 半導体発光素子の製造工程の一例を順に説明する模式的断面図である。 半導体発光素子の製造工程の一例を順に説明する模式的断面図である。 半導体発光素子の製造工程の一例を順に説明する模式的断面図である。 第５の実施の形態に係る半導体発光装置の構成例を説明する模式的断面図である。
以下、本発明の実施の形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体発光素子の構造例を説明する模式的断面図である。
図１に表したように、第１の実施の形態に係る半導体発光素子１１０は、支持基板７０と、支持基板７０の上に設けられた接合部４０と、接合部４０の上に設けられた中間金属膜５０と、中間金属膜５０の上に設けられた第１電極３０と、第１電極３０の上に設けられた半導体積層体１０と、半導体積層体１０の上に設けられた第２電極２０と、を備える。
支持基板７０としては、例えば、珪素（Ｓｉ）、ゲルマニウム（Ｇｅ）等の半導体基板が用いられる。支持基板１０としては、そのほか、銅（Ｃｕ）、モリブデン（Ｍｏ）等の金属や、これらの金属を含む合金を用いてもよい。
接合部４０は、半導体積層体１０と、支持基板７０と、を接合する部材である。接合部４０は、予め第１電極３０側に設けられた第１接合層４１と、予め支持基板７０側に設けられた第２接合層４２と、を有する。接合部４０は、第１接合層４１と、第２接合層４２と、が接合された構造体である。したがって、第１接合層４１と、第２接合層４２と、の境界は、接合された状態において一体化している場合もあるし、一部で一体化している場合もある。
第１接合層４１としては、例えば第１電極３０側から接合用金属膜４１１（半導体発光素子では、第１金属膜）、接合用金属膜４１２及び接合用金属膜４１３の順に積層された金属多層膜が適用される。接合用金属膜４１１としては、例えばＴｉが適用される。接合用金属膜４１２としては、例えばＰｔが適用される。接合用金属膜４１３としては、例えばＡｕが適用される。
第２接合層４２としては、例えば支持基板７０側から接合用金属膜４２１、接合用金属膜４２２及び接合用金属膜４２３の順に積層された金属多層膜が適用される。接合用金属膜４２１としては、例えばＴｉが適用される。接合用金属膜４２２としては、例えばＰｔが適用される。接合用金属膜４２３としては、例えばＡｕが適用される。
第１電極３０は、半導体積層体１０の第１主面１０ａとは反対側の第２主面１０ｂに設けられている。第１電極３０は、半導体発光素子１１０の例えばｐ側の主電極である。第１電極３０として、例えば、金属多層膜が適用される。図１に例示した第１電極３０してては、半導体積層体１０の第２主面１０ｂから電極用金属膜３１０、電極用金属膜３２０（半導体発光素子では、第２金属膜）の順に積層された金属多層膜が適用される。
電極用金属膜３１０としては、例えばＮｉが適用される。電極用金属膜３１０は、半導体積層体１０とのオーミック接触を得る。電極用金属膜３２０としては、例えばＡｇが適用される。電極用金属膜３２０は、電極用金属膜３１０との電気的導通のほか、半導体積層体１０の発光部から出射された光を反射する反射膜としても機能する。
半導体積層体１０は、例えば、ＬＥＤ（Light Emitting Diode）である。半導体積層体１０は、第１の半導体層と第２の半導体層との間に設けられた発光部を有する。発光部は、一例として、Ｉｎ０．１５Ｇａ０．８５Ｎ／Ｉｎ０．０２Ｇａ０．９８Ｎ−ＭＱＷ（Multi-Quantum Well）構造を有する。発光部からは、例えば、青色光、紫色光等が放射される。
第２電極２０は、半導体積層体１０の第１主面１０ａの少なくとも一部に設けられている。第２電極２０は、半導体発光素子１１０の例えばｎ側の主電極である。第２電極２０としては、例えば、ＩＴＯ（酸化インジウムスズ）、金属膜等の導電膜が用いられる。このほか、第２電極２０としては、半導体積層体１０の第１主面１０ａからＡｕＧｅ／Ｍｏ／Ａｕの順に積層された積層体、Ｔｉ／Ｐｔ／Ａｕの順に積層された積層体、Ｃｒ／Ｔｉ／Ａｕの順に積層された積層体などが適用される。第２電極２０として、ＩＴＯおよび透光性の金属膜を用いた場合には、半導体積層体１０から放出された光を電極２０側から外部に取り出すことも可能になる。
半導体発光素子１１０では、第１電極３０の電極用金属膜３２０と、接合部４０（第１接合層４１）の接合用金属膜４１１と、の間に、中間金属膜５０が設けられている。中間金属膜５０の線膨張係数は、電極用金属膜３２０の線膨張係数より小さく、電極用金属膜４１１の線膨張係数よりも大きい。中間金属膜５０としては、例えばＮｉが適用される。
このような中間金属膜５０によって、半導体発光素子１１０では、第１電極３０と、接合部４０（第１接合層４１）と、の密着性を高める。これにより、レーザリフトオフを行う際、第１電極３０と接合部４０との界面での剥離を抑制する。
図２は、比較例に係る半導体発光素子の構造例を説明する模式的断面図である。
図２に表したように、比較例に係る半導体発光素子１９０は、支持基板７０と、支持基板７０の上に設けられた接合部４０と、接合部４０の上に設けられた第１電極３０と、第１電極３０の上に設けられた半導体積層体１０と、半導体積層体１０の上に設けられた第２電極２０と、を備える。
半導体発光素子１９０では、第１電極３０の電極用金属膜３２０と、接合部４０における第１接合層４１の接合用金属膜４１１と、が直接接合されている点、中間金属膜５０を介在させた半導体発光素子１１０と相違する。
半導体発光素子１９０においては、第２電極２０の電極用金属膜３２０と、接合部４０の接合用金属膜４１１と、が直接接合されているため、電極用金属膜３２０と接合用金属膜４１１との間で十分な接合力を得にくい。したがって、レーザリフトオフで支持基板を剥がす際、電極用金属膜３２０と接合用金属膜４１１との界面で剥がれを起こす可能性がある。
第１の実施の形態に係る半導体発光素子１１０では、電極用金属膜３２０と、接合用金属膜４１１と、の間に中間金属膜５０が設けられている。この構成では、電極用金属膜３２０と中間金属膜５０との間の線膨張係数差、及び中間金属膜５０と接合用金属膜４１１との間の線膨張係数差が、電極用金属膜３２０と接合用金属膜４１１との間の線膨張係数差よりも小さい。
金属膜間の線膨張係数差が小さいほど、金属膜間の密着力が高まる。したがって、比較例に係る半導体発光素子１９０に比べて、本実施の形態に係る半導体発光素子１１０の方が、電極用金属膜３２０から接合用金属膜４１１にかけての金属膜間の密着力が高い。これにより、レーザリフトオフで支持基板を剥がす際、電極用金属膜３２０と接合用金属膜４１１との界面での剥がれが抑制される。
図３は、第１の実施の形態に係る半導体発光素子の主要部の構成例を説明する模式的断面図である。
図３では、半導体積層体１０、第１電極３０及び接合部４０の構成例を中心に例示している。
第１電極３０は、半導体積層体１０の第２主面１０ｂから、電極用金属膜３１０及び３２０の順に積層された多層金属膜になっている。
接合部４０は、第１接合層４１と第２接合層４２とが接合された構造である。第１接合層４１は、第１電極３０側から、接合用金属膜４１１、４１２及び４１３の順に積層された多層金属膜になっている。
先に説明したように、中間金属膜５０の線膨張係数は、電極用金属膜３２０の線膨張係数と、接合用金属膜４１１の線膨張係数と、の間である。
ここで、電極用金属膜３２０として用いられるＡｇの線膨張係数は、１９．１×１０−６／℃である。また、接合用金属膜４１１として用いられるＴｉの線膨張係数は、８．９×１０−６／℃である。
中間金属膜５０としては、Ｎｉのほか、例えばＰｔ、Ｒｈ及びＰｄのうち選択された１つが用いられる。
ここで、Ｎｉの線膨張係数は、１３．３×１０−６／℃である。Ｐｔの線膨張係数は、７８．９８×１０−６／℃である。Ｒｈの線膨張係数は、９．６×１０−６／℃である。Ｐｄの線膨張係数は、１０．６×１０−６／℃である。いずれも、線膨張係数は、電極用金属膜３２０の線膨張係数と、接合用金属膜４１１の線膨張係数と、の間である。これにより、第１電極３０と第１接合層４１との間の金属膜間での線膨張係数差を小さくし、密着力を高めている。
また、中間金属膜５０の膜厚ｄ１は、第１電極３０の電極用金属膜３１０（第３金属膜）の膜厚ｄ２よりも大きくなっていてもよい。例えば、電極用金属膜３１０の膜厚ｄ２は、例えば１ナノメートル（ｎｍ）である。一方、中間金属膜５０の膜厚ｄ１は、例えば５０ナノメートル（ｎｍ）以上、１５０ｎｍ以下である。電極用金属膜３１０の膜厚ｄ２は、反射膜として利用される電極用金属膜３２０への光の入射を遮らない程度の厚さに設定される。これに対し、中間金属膜５０の膜厚ｄ１は、電極用金属膜３２０と接合用金属膜４１１との間の応力を緩和する厚さに設定される。
また、半導体積層体１０としてＧａＮが適用されている場合、中間金属膜５０は、半導体積層体１０から接合部４０へとＧａが拡散することを抑制する役目を果たす。接合部４０へＧａが拡散すると、接合部４０での接合強度が低下する。中間金属膜５０によって接合部４０へのＧａの拡散が抑制されることで、第１電極３０と接合部４０（第１接合層４１）との間の密着性の低下を防止できる。
Ｇａの拡散を抑制する機能を十分に発揮させるため、中間金属膜５０の膜厚ｄ１は、電極用金属膜３１０の膜厚ｄ２よりも厚くすることが望ましい。
また、電極用金属膜３１０には、例えば中間金属膜５０と同じ材質が適用される。図３に例示した電極用金属膜３１０には、中間金属膜５０と同じ、例えばＮｉが適用される。
また、電極用金属膜３２０として、Ａｇが適用される場合、中間金属膜５０は、電極用金属膜３２０であるＡｇが第１接合層４１へ浸食することを抑制する。これにより、第１電極３０と第１接合層４１との接合強度の低下を防止する。
（第２の実施の形態）
第２の実施の形態に係る半導体発光素子の製造方法の一例について説明する。
図４〜図６は、半導体発光素子１１０の製造工程の一例を順に説明する模式的断面図である。
本実施の形態では、半導体積層体１０を成長させる支持基板８０として、サファイヤ等で構成される基板を用いる。
まず、図４（ａ）に表したように、支持基板（第１支持基板）８０の上に、半導体積層体１０を形成する。支持基板８０の厚みは、例えば、３００マイクロメートル（μｍ）〜５００μｍである。半導体積層体１０は、エピタキシャル成長法により支持基板８０の上に形成される。
次に、半導体積層体１０の上に、第１電極３０を形成する。第１電極３０は、例えば、電極用金属膜３１０及び３２０（製造方法では、第１金属膜）による多層金属膜である。続いて、第１電極３０の上に、中間金属膜５０を形成する。さらに、中間金属膜５０の上に、第１接合層４１を形成する。第１接合層４１は、例えば接合用金属膜４１１（製造方法では、第２金属膜）、４１２及び４１３による多層金属膜である。第１電極３０、中間金属膜５０及び第１接合層４１は、例えばスパッタ法、ＣＶＤ（Chemical Vapor Deposition）法により形成される。
次に、図４（ｂ）に表したように、半導体積層体１０、第１電極３０、中間金属膜５０及び第１接合層４１を選択的にエッチングして、支持基板８０上で分割する。分割は、チップ単位に行われる。図４（ｂ）では、一例として、３つのチップに対応して分割された状態が示されている。エッチング処理は、ドライエッチングでもよく、ウェットエッチングでもよい。また、レーザ加工により、分割してもよい。
次に、図４（ｃ）に表したように、第２接合層４２を設けた支持基板（第２支持基板）７０を用意する。そして、第２接合層４２と、第１接合層４１とを向かい合わせに接触させる。これにより、支持基板８０と、支持基板７０と、の間に、半導体積層体１０、第１電極３０、中間金属膜５０及び接合部４０（第１接合層４１、第２接合層４２）が挟持される状態になる。
そして、加熱処理または超音波処理を施し、第１接合層４１と第２接合層４２とを相互拡散させて、それらを接合する。すなわち、第１接合層４１と第２接合層４２とを対向させた状態で、例えば５ｋｇｆ／ｃｍ２以上、５００ｋｇｆ／ｃｍ２以下の荷重をかけ、例えば、２００℃以上、４００℃以下に加熱する。これにより、第１接合層４１と第２接合層４２とが相互拡散して接合部４０が形成され、半導体積層体１０と支持基板７０とが接合される。支持基板７０は、例えば、ヒートシンクとしても機能する。なお、半導体積層体１０と接合部４０との間には、第１電極３０及び中間金属膜５０が介在する。
次に、図５（ａ）に表したように、レーザリフトオフ法（Laser Lift Off, LLO）を施し、支持基板８０を半導体積層体１０から剥離する。レーザ光７５としては、例えば、ＡｒＦレーザ（波長：１９３ｎｍ）、ＫｒＦレーザ（波長：２４８ｎｍ）、ＸｅＣｌレーザ（波長：３０８ｎｍ）、ＸｅＦレーザ（波長：３５３ｎｍ）が用いられる。
レーザ光７５は、支持基板８０を透過し、半導体積層体１０にまで到達する。この際、支持基板８０と半導体積層体１０との界面では、半導体積層体１０がレーザ光７５のエネルギーを吸収し、半導体積層体１０中のＧａＮ成分が例えば、以下の反応式のごとく熱分解する。
ＧａＮ→Ｇａ＋（１／２）Ｎ２↑
その結果、図５（ｂ）に表したように、支持基板８０が半導体積層体１０から剥がれる。
図７は、比較例に係る半導体発光素子１９０の製造工程の一部を例示する模式的断面図である。
図７では、比較例に係る半導体発光素子１９０の製造工程において、図５（ｂ）と同じレーザリフトオフを行った状態の一例を示している。
比較例においては、第１電極３０と第１接合層４１とが直接接合されている。本実施の形態において適用される中間金属膜５０が介在していないため、第１電極３０と第１接合層４１との間の密着力が不十分になっている可能性がある。例えば、第１電極３０と第１接合層４１との間には、接合時やレーザリフトオフの際の熱履歴によって応力が蓄積されている。この応力は、第１電極３０と第１接合層４１との間の密着力を低下させる原因になる。
この状態でレーザリフトオフにより支持基板８０を剥離すると、第１電極３０と第１接合層４１との間で剥離することがある。これによって、半導体発光素子１９０の信頼性低下及び製造歩留まりの低下を招いている。
一方、図５（ｂ）に表したように、本実施の形態に係る製造工程では、第１電極３０と第１接合層４１との間に中間金属膜５０が設けられているため、第１電極３０と第１接合層４１との間は、十分な密着力になっている。すなわち、第１電極３０と第１接合層４１との間に中間金属膜５０が設けられているため、接合時やレーザリフトオフの際の熱履歴による応力の蓄積を抑制できる。これにより、第１電極３０と第１接合層４１との間の密着力は十分に維持される。
この密着力は、レーザ光７５を照射後の支持基板８０と半導体積層体１０との間の密着力より十分に大きい。したがって、レーザリフトオフによって支持基板８０を剥離する際、支持基板８０と半導体積層体１０との間で剥離が生じ、第１電極３０と第１接合層４１との間では剥離は生じない。また、第１電極３０の表面の劣化も生じない。
次に、図５（ｃ）に表したように、半導体積層体１０、第１電極３０、中間金属膜５０及び第１接合層４１を覆うように保護膜６０を形成する。保護膜６０は、リークの低減及び素子の保護の役目を果たす。保護膜６０は、例えばスパッタ法により形成される。保護膜６０の膜厚は、例えば１００ｎｍ以上、４００ｎｍ以下である。
次に、図６（ａ）に表したように、保護膜６０を選択的に除去する。すなわち、半導体積層体１０の第１主面１０ａにおける保護膜６０を選択的にエッチングし、除去する。そして、保護膜６０が除去され、露出した半導体積層体１０の第１主面１０ａに、第２電極２０を形成する。第２電極２０には、例えばＴｉ／Ｐｔ／Ａｕの多層金属膜が用いられる。Ｔｉの膜厚は、例えば２０ｎｍである。Ｐｔの膜厚は、例えば５０ｎｍである。Ａｕの膜厚は、例えば７００ｎｍである。第１電極３０は、例えば蒸着法により形成される。
その後、図６（ｂ）に表したように、ダイシングラインＤＬに沿って、支持基板７０を切断（ダイシング）する。これにより、図６（ｃ）に表したように、チップ単位の半導体発光素子１１０が形成される。このような製造方法によれば、レーザリフトオフで支持基板８０を剥離する際、第１電極３０と第１接合層４１との間で剥離が発生せず、信頼性の高い半導体発光素子１１０を歩留まりよく製造することが可能になる。
（第３の実施の形態）
図８は、第３の実施の形態に係る半導体発光素子の構造例を説明する模式的断面図である。
図８（ａ）は、半導体発光素子１２０の全体構造の例を示す模式的断面図である。
図８（ｂ）は、図８（ａ）におけるＡ部を拡大した模式的断面図である。
図８（ａ）に表したように、第３の実施の形態に係る半導体発光素子１２０は、支持基板７０と、支持基板７０の上に設けられた接合部４０と、接合部４０の上に設けられた中間金属膜５０と、中間金属膜５０の上に設けられた第１電極３０と、第１電極３０の上に設けられた半導体積層体１０と、半導体積層体１０の上に設けられた第２電極２０と、を備える。
第３の実施の形態に係る半導体発光素子１２０では、第１の実施の形態に係る半導体発光素子１１０に比べ、接合部４０における第１接合層４１が、少なくとも第１電極３０の端面３０ｂに接している点で相違する。
ここで、図８（ｂ）に表したように、第１接合層４１としては、接合用金属膜４１１、４１２、４１３及び４１４による金属多層膜が適用されている。このうち接合用金属膜４１４は、半導体積層体１０のエッチングに対して耐性を備えている。また、接合用金属膜４１４は、少なくとも第１電極３０の端面３０ｂに接している。図８（ｂ）に例示した接合用金属膜４１４は、さらに中間金属膜５０の主面５０ａ、半導体積層体１０の第２主面１０ｂ及び保護膜６０の主面６０ａと接している。
接合用金属膜４１４としては、例えばＮｉが適用される。接合用金属膜４１４で第１電極３０の主面３０ａから端面３０ｂが覆われることで、製造工程中、第１電極３０の金属膜が保護される。接合用金属膜４１４は、半導体積層体１０のエッチングに対して耐性を備えている。したがって、製造工程中、半導体積層体１０をエッチングする際、接合用金属膜４１４がエッチングストッパとして機能する。
接合用金属膜４１４がエッチングストッパとして機能すると、半導体積層体１０をエッチングする際、不必要な部分へのエッチングを抑制できる。不必要な部分までエッチングされると、エッチングされた部分がダストとなって飛散する。金属がダストになった場合、半導体発光素子についてリーク電流を発生させる原因となる。本実施の形態に係る半導体発光素子１２０では、リーク電流の発生を抑制することができる。
（第４の実施の形態）
第４の実施の形態に係る半導体発光素子の製造方法の一例について説明する。
図９〜図１１は、半導体発光素子１２０の製造工程の一例を順に説明する模式的断面図である。
本実施の形態では、半導体積層体１０を成長させる支持基板８０として、サファイヤ等で構成される基板を用いる。
まず、図９（ａ）に表したように、支持基板（第１支持基板）８０の上に、半導体積層体１０を形成する。支持基板８０の厚みは、例えば、３００マイクロメートル（μｍ）〜５００μｍである。半導体積層体１０は、エピタキシャル成長法により支持基板８０の上に形成される。
次に、半導体積層体１０の上に、第１電極３０を形成する。第１電極３０は、例えば、電極用金属膜３１０及び３２０による多層金属膜である。続いて、第１電極３０の上に、中間金属膜５０を形成する。第１電極３０及び中間金属膜５０は、例えばスパッタ法、ＣＶＤ（Chemical Vapor Deposition）法により形成される。
次に、図９（ｂ）に表したように、半導体積層体１０、第１電極３０及び中間金属膜５０を選択的にエッチングして、支持基板８０上で分割する。分割は、チップ単位に行われる。図９（ｂ）では、一例として、３つのチップに対応して分割された状態が示されている。エッチング処理は、ドライエッチングでもよく、ウェットエッチングでもよい。また、レーザ加工により、分割してもよい。
次に、図９（ｃ）に表したように、分割した第１電極３０及び中間金属膜５０の上を覆うように、第１接合層４１を形成する。第１接合層４１は、例えば接合用金属膜４１４、４１１、４１２及び４１３による多層金属膜である。ここで、接合用金属膜４１４は、少なくとも第１電極３０の端面３０ｂに接するよう形成される。図９（ｃ）に例示する接合用金属膜４１４は、中間金属膜５０の主面５０ａ、端面５０ｂ、第１電極３０の端面３０ｂ及び半導体積層体１０の第２主面１０ｂにかけて形成されている。
次に、図９（ｄ）に表したように、第２接合層４２を設けた支持基板（第２支持基板）７０を用意する。そして、第２接合層４２と、第１接合層４１とを向かい合わせに接触させる。これにより、支持基板８０と、支持基板７０と、の間に、半導体積層体１０、第１電極３０、中間金属膜５０及び接合部４０（第１接合層４１、第２接合層４２）が挟持される状態になる。
そして、加熱処理または超音波処理を施し、第１接合層４１と第２接合層４２とを相互拡散させて、それらを接合する。すなわち、第１接合層４１と第２接合層４２とを対向させた状態で、例えば５ｋｇｆ／ｃｍ２以上、５００ｋｇｆ／ｃｍ２以下の荷重をかけ、例えば、２００℃以上、４００℃以下に加熱する。これにより、第１接合層４１と第２接合層４２とが相互拡散して接合部４０が形成され、半導体積層体１０と支持基板７０とが接合される。支持基板７０は、例えば、ヒートシンクとしても機能する。なお、半導体積層体１０と接合部４０との間には、第１電極３０及び中間金属膜５０が介在する。
次に、図１０（ａ）に表したように、レーザリフトオフ法（Laser Lift Off, LLO）を施し、支持基板８０を半導体積層体１０から剥離する。レーザ光７５としては、例えば、ＡｒＦレーザ（波長：１９３ｎｍ）、ＫｒＦレーザ（波長：２４８ｎｍ）、ＸｅＣｌレーザ（波長：３０８ｎｍ）、ＸｅＦレーザ（波長：３５３ｎｍ）が用いられる。
レーザ光７５は、支持基板８０を透過し、半導体積層体１０にまで到達する。この際、支持基板８０と半導体積層体１０との界面では、半導体積層体１０がレーザ光７５のエネルギーを吸収し、半導体積層体１０中のＧａＮ成分が例えば、以下の反応式のごとく熱分解する。
ＧａＮ→Ｇａ＋（１／２）Ｎ２↑
その結果、図１０（ｂ）に表したように、支持基板８０が半導体積層体１０から剥がれる。
本実施の形態に係る製造工程では、第１電極３０と第１接合層４１との間に中間金属膜５０が設けられているため、第１電極３０と第１接合層４１との間は、十分な密着力になっている。この密着力は、レーザ光７５を照射後の支持基板８０と半導体積層体１０との間の密着力より十分に大きい。したがって、レーザリフトオフによって支持基板８０を剥離する際、支持基板８０と半導体積層体１０との間で剥離が生じ、第１電極３０と第１接合層４１との間では剥離は生じない。
次に、図１０（ｃ）に表したように、半導体積層体１０の上にレジスト等のマスク材Ｍを設け、チップ間の位置で半導体積層体１０をエッチングする。エッチングとしては、例えばＲＩＥ（Reactive Ion Etching）が用いられる。
半導体積層体１０のエッチングは、第１主面１０ａから進行していく。そして、第１接合層４１の接合用金属膜４１４まで到達すると、接合用金属膜４１４がエッチングのストッパ膜としての役目を果たす。接合用金属膜４１４は、半導体積層体１０との間で十分なエッチング選択比を有している。これにより、半導体積層体１０のエッチングは、接合用金属膜４１４の位置で止まることになる。
また、接合用金属膜４１４は、第１電極３０の端面３０ｂに接している。したがって、半導体積層体１０のエッチングの際、第１電極３０の端面３０ｂが接合用金属膜４１４で保護され、エッチングされることを防止できる。これにより、本実施の形態に係る製造工程では、半導体積層体１０のエッチングの際の金属ダストの発生が抑制され、完成後の半導体発光素子についてリーク電流の発生を抑制できる。
次に、図１１（ａ）に表したように、半導体積層体１０の上に保護膜６０を形成する。保護膜６０は、リークの低減及び素子の保護の役目を果たす。保護膜６０は、例えばスパッタ法により形成される。保護膜６０の膜厚は、例えば１００ｎｍ以上、４００ｎｍ以下である。
次に、図１１（ｂ）に表したように、保護膜６０を選択的に除去する。すなわち、半導体積層体１０の第１主面１０ａにおける保護膜６０を選択的にエッチングし、除去する。そして、保護膜６０が除去され、露出した半導体積層体１０の第１主面１０ａに、第２電極２０を形成する。第２電極２０には、例えばＴｉ／Ｐｔ／Ａｕの多層金属膜が用いられる。Ｔｉの膜厚は、例えば２０ｎｍである。Ｐｔの膜厚は、例えば５０ｎｍである。Ａｕの膜厚は、例えば７００ｎｍである。第１電極３０は、例えば蒸着法により形成される。
その後、図１１（ｃ）に表したように、ダイシングラインＤＬに沿って、支持基板７０を切断（ダイシング）する。これにより、図１１（ｄ）に表したように、チップ単位の半導体発光素子１２０が形成される。このような製造方法によれば、レーザリフトオフで支持基板８０を剥離する際、第１電極３０と第１接合層４１との間での剥離が抑制される。また、金属ダストに起因するリーク電流の発生が抑制される。これにより、信頼性の高い半導体発光素子１２０を歩留まりよく製造することが可能になる。
（第５の実施の形態）
図１２は、第５の実施の形態に係る半導体発光装置の構成例を説明する模式的断面図である。
半導体発光装置２００は、半導体発光素子１１０（１２０）と、半導体発光素子１１０（１２０）を包囲する成型体２１０と、半導体発光素子１１０（１２０）と導通し、成型体２１０の外側に設けられた端子２２０と、を備えている。
チップ状の半導体発光素子１１０（１２０）は、ダイ２１５上に実装されている。半導体発光素子１１０（１２０）は、支持基板７０側に設けられた金属膜を介してダイ２１５上に実装される。これにより、半導体発光素子１１０の第１電極３０と、ダイ２１５と、が導通状態になる。
ダイ２１５は、一方の端子２２０ａと導通している。半導体発光素子１１０（１２０）の第２電極２０は、ボンディングワイヤ等の接続配線Ｗによって他方の端子２２０ｂと接続されている。端子２２０（２２０ａ及び２２０ｂ）は、例えば成型体２１０の側面から外側に延出し、成型体２１０の外形に沿って側面から裏面へと折り曲げられている。
半導体発光装置２００は、ＳＭＤ（Surface Mount Device）型である。
成型体２１０は、半導体発光素子１１０（１２０）、ダイ２１５及び端子２２０の一部を包囲するパッケージ部材である。成型体２１０における発光光の出射面側２１０ａは、透光性を有している。なお、必要に応じて成型体２１０の出射面側２１０ａには、蛍光体が設けられている。
半導体発光装置２００は、基板Ｓ上に実装される。半導体発光装置２００の端子２２０（２２０ａ及び２２０ｂ）は、成型体２１０の裏面側で、基板Ｓ上に設けられたパッドＰＤと半田等によって接合される。これにより、半導体発光装置２００は、基板Ｓ上へ機械的に固定されるとともに、基板Ｓに設けられた回路（図示せず）と電気的に接続される。
このような半導体発光装置２００では、本実施の形態に係る半導体発光素子１１０（１２０）が用いられていることで、信頼性の高い発光動作を行うことができる。
なお、半導体発光装置２００は、ＳＭＤ型以外であっても適用可能である。
以上、本発明の実施の形態を説明したが、本発明はこれらの例に限定されるものではない。
例えば、半導体発光素子１１０（１２０）において、中間金属膜５０は、第１電極３０の最下層として設けられていてもよい。また、中間金属膜５０は、接合部４０の最上層として設けられていてもよい。
また、例えば、半導体発光素子１１０（１２０）から放出される光信号を処理できる電子回路を同じ支持基板７０の上に集積された光電子集積回路（Opto Electronic Integrated Circuit）も本実施の形態に含まれる。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
１…発光部、１０…半導体積層体、２０…第２電極、３０…第１電極、４０…接合部、４１…第１接合層、４２…第２接合層、５０…中間金属膜、６０…保護膜、７０…支持基板（第２支持基板）、７５…レーザ光、８０…支持基板（第１支持基板）、１１０，１２０，１９０…半導体発光素子、２００…半導体発光装置、２１０…成型体、２１５…ダイ、２２０，２２０ａ，２２０ｂ…端子、３１０，３２０…電極用金属膜、４１１〜４１３…接合用金属膜、４２１〜４２３…接合用金属膜、ＤＬ…ダイシングライン、Ｍ…マスク材、ＰＤ…パッド、Ｓ…基板、Ｗ…接続配線

Claims (4)

  1. 支持基板と、
    前記支持基板の上に設けられ、第１金属膜及び第４金属膜を含む多層金属膜が積層された接合部と、
    前記第４金属膜の上に接して設けられ、前記第１金属膜の線膨張係数よりも大きい線膨張係数を有する中間金属膜と、
    前記中間金属膜の上に接して設けられ前記中間金属膜の線膨張係数よりも大きい線膨張係数を有する第２金属膜と、前記第２金属膜の上に設けられた第３金属膜と、を有する第１電極と、
    前記第１電極の上に設けられ、発光部を含む半導体積層体と、
    前記半導体積層体の上に設けられた第２電極と、
    前記半導体積層体の側面を覆う保護膜と、
    を備え、
    前記中間金属膜は、Ｎｉ、Ｐｔ、Ｒｈ及びＰｄのうち選択された１つであり、前記第３金属膜の膜厚よりも厚い膜厚を有し、
    前記第４金属膜は、前記中間金属膜の下面、前記中間金属膜の端面、前記第１電極の端面、前記端面から外側に延在する前記半導体積層体の下面及び前記保護膜の下面に接し前記半導体積層体のエッチングに対して耐性を有することを特徴とする半導体発光素子。
  2. 前記中間金属膜はＮｉを含み、
    前記第２金属膜はＡｇを含み、
    前記第３金属膜はＮｉを含み、
    前記第４金属膜はＮｉを含み、
    前記半導体積層体はＧａＮを含む請求項１記載の半導体発光装置。
  3. 請求項１または２に記載の半導体発光素子と、
    前記半導体発光素子を包囲する成型体と、
    前記半導体発光素子と導通し、前記成型体の外側に設けられた端子と、
    を備えたことを特徴とする半導体発光装置。
  4. 第１支持基板上に発光部を含む半導体積層体を形成する工程と、
    前記半導体積層体の上に、第２金属膜を有する電極を形成する工程と、
    前記電極の上に、前記第２金属膜よりも線膨張係数が小さい中間金属膜を、前記第２金属膜と接するように形成する工程と、
    前記電極及び前記中間金属膜を選択的にエッチングして分割する工程と、
    前記中間金属膜の上面、前記中間金属膜の端面、前記電極の端面及び前記端面から外側に延在する前記半導体積層体の上面のそれぞれを覆うように第４金属膜を形成し、前記第４金属膜の上に前記中間金属膜よりも線膨張係数が小さい第１金属膜を積層した第１接合層を形成する工程と、
    第２支持基板上に接合用金属膜を有する第２接合層を形成する工程と、
    前記第１接合層と前記第２接合層とを接合する工程と、
    前記第１支持基板の前記半導体積層体とは反対側の面からレーザ光を照射し、前記第１支持基板を前記半導体積層体から剥離する工程と、
    前記第１接合層の前記第４金属膜をストッパとして前記半導体積層体をエッチングする工程と、
    前記半導体積層体の側面及び前記第４金属膜の上面を覆う保護膜を形成する工程と、
    を備えたことを特徴とする半導体発光素子の製造方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100599012B1 (ko) * 2005-06-29 2006-07-12 서울옵토디바이스주식회사 열전도성 기판을 갖는 발광 다이오드 및 그것을 제조하는방법
KR101470020B1 (ko) * 2008-03-18 2014-12-10 엘지이노텍 주식회사 샌드위치 구조의 웨이퍼 결합 및 포톤 빔을 이용한 단결정 반도체 박막 전이
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JP5787739B2 (ja) 2011-12-16 2015-09-30 株式会社東芝 半導体発光装置およびその製造方法
KR101669641B1 (ko) * 2012-06-28 2016-10-26 서울바이오시스 주식회사 표면 실장용 발광 다이오드, 그 형성방법 및 발광 다이오드 모듈의 제조방법
KR101843508B1 (ko) * 2016-06-29 2018-03-29 서울바이오시스 주식회사 응력 완화층을 가지는 발광 다이오드 및 그 형성방법
JP6834257B2 (ja) 2016-08-31 2021-02-24 日亜化学工業株式会社 発光素子の製造方法
KR101894047B1 (ko) * 2016-08-31 2018-09-04 서울바이오시스 주식회사 표면 실장용 발광 다이오드, 그 형성방법 및 발광 다이오드 모듈의 제조방법
JP2022147116A (ja) * 2021-03-23 2022-10-06 株式会社東芝 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI266435B (en) * 2004-07-08 2006-11-11 Sharp Kk Nitride-based compound semiconductor light emitting device and fabricating method thereof
JP2006100793A (ja) * 2004-08-31 2006-04-13 Sumitomo Chemical Co Ltd 化合物半導体発光素子
JP4371956B2 (ja) * 2004-09-02 2009-11-25 シャープ株式会社 窒化物系化合物半導体発光素子およびその製造方法
KR100976311B1 (ko) * 2005-09-16 2010-08-16 쇼와 덴코 가부시키가이샤 질화물 반도체 발광장치 제조 방법
JP4933130B2 (ja) * 2006-02-16 2012-05-16 昭和電工株式会社 ＧａＮ系半導体発光素子およびその製造方法
JP5446059B2 (ja) * 2006-04-24 2014-03-19 豊田合成株式会社 ＧａＮ系半導体発光素子の製造方法
JP4835409B2 (ja) * 2006-11-30 2011-12-14 豊田合成株式会社 Ｉｉｉ−ｖ族半導体素子、およびその製造方法
JP2008186959A (ja) * 2007-01-29 2008-08-14 Toyoda Gosei Co Ltd Ｉｉｉ−ｖ族半導体素子、およびその製造方法
JP4951443B2 (ja) * 2007-08-24 2012-06-13 昭和電工株式会社 発光ダイオードの製造方法
JP5074138B2 (ja) * 2007-09-27 2012-11-14 昭和電工株式会社 発光ダイオードの製造方法
JP2009099675A (ja) 2007-10-15 2009-05-07 Showa Denko Kk 発光ダイオードの製造方法及び発光ダイオード、並びにランプ
JP5232975B2 (ja) * 2008-07-01 2013-07-10 豊田合成株式会社 発光ダイオードの製造方法及び発光ダイオード、並びにランプ
US8324083B2 (en) * 2008-09-30 2012-12-04 Toyoda Gosei Co., Ltd. Method for producing group III nitride compound semiconductor element
JP5310371B2 (ja) * 2009-08-10 2013-10-09 ソニー株式会社 半導体発光素子及びその製造方法
JP5407707B2 (ja) * 2009-09-29 2014-02-05 豊田合成株式会社 半導体発光素子及びその製造方法

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