JP2022147116A - 半導体装置 - Google Patents

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layer
metal layer
semiconductor
semiconductor device
bonding
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English (en)
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賢治 高田
Kenji Takada
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Abstract

【課題】反りを抑制可能な半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１半導体層と、第１金属層と、接合層と、第２金属層と、第２半導体層と、を含む。前記第１金属層は、前記第１半導体層の上に設けられ、前記第１半導体層と接する。前記接合層は、前記第１金属層の上に設けられ、前記第１金属層と接し、導電性である。前記第２金属層は、前記接合層の上に設けられ、前記接合層と接する。前記第２半導体層は、前記第２金属層の上に設けられ、前記第２金属層と接し、半導体素子の少なくとも一部が設けられる。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
金属層と半導体層とが積層された半導体装置においては、金属の熱膨張係数と半導体の熱膨張係数との差によって、反りが生じることがある。例えば、チップとして製造された半導体装置をパッケージ基板等に半田で実装する際に、温度変化によって半導体装置に反りが生じることがある。
特開２０２０－４３１６４号公報
本発明の実施形態は、反りを抑制可能な半導体装置を提供する。
実施形態に係る半導体装置は、第１半導体層と、第１金属層と、接合層と、第２金属層と、第２半導体層と、を含む。前記第１金属層は、前記第１半導体層の上に設けられ、前記第１半導体層と接する。前記接合層は、前記第１金属層の上に設けられ、前記第１金属層と接し、導電性である。前記第２金属層は、前記接合層の上に設けられ、前記接合層と接する。前記第２半導体層は、前記第２金属層の上に設けられ、前記第２金属層と接し、半導体素子の少なくとも一部が設けられる。
実施形態に係る半導体装置を例示する断面図である。 実施形態に係る半導体装置の一部の材料を例示する表である。 図３（ａ）～（ｄ）は、実施形態に係る半導体装置の製造方法を例示する断面図である。 図４（ａ）及び図４（ｂ）は、ダイシング工程を例示する断面図である。 実施形態に係る別の半導体装置を例示する断面図である。 実施形態に係る別の半導体装置を例示する断面図である。 実施形態に係る別の半導体装置を例示する断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下で説明する各実施形態について、各半導体領域のｐ形（第２導電形の一例）とｎ形（第１導電形の一例）を反転させて各実施形態を実施してもよい。
図１は、実施形態に係る半導体装置を例示する断面図である。
図１に表したように、実施形態に係る半導体装置１００は、第１半導体層１１、第１金属層２１、接合層３０、第２金属層２２、及び第２半導体層１２を有する。
実施形態の説明では、第１半導体層１１から第２半導体層１２へ向かう方向をＺ方向とし、Ｚ方向に対して垂直な１つの方向をＸ方向とし、Ｚ方向及びＸ方向に垂直な方向をＹ方向（第３方向）とする。また、説明のために、第１半導体層１１から第２半導体層１２へ向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、第１半導体層１１と第２半導体層１２との相対的な位置関係に基づき、重力の方向とは無関係である。
第１金属層２１は、第１半導体層１１の上に設けられており、第１半導体層１１と接している。接合層３０は、第１金属層２１の上に設けられており、第１金属層２１と接している。第２金属層２２は、接合層３０の上に設けられており、接合層３０と接している。第２半導体層１２は、第２金属層２２の上に設けられており、第２金属層２２と接している。
接合層３０は、第１金属層２１と第２金属層２２とを接合する層である。接合層３０は、導電性であり、例えば金属層である。接合層３０は、第１金属層２１及び第２金属層２２のそれぞれと電気的に接続されている。言い換えれば、第１金属層２１と第２金属層２２とは、接合層３０を介して電気的に接続されている。
第２半導体層１２には、半導体素子（例えば後述する第１素子Ｓ１及び第２素子Ｓ２）の少なくとも一部が設けられている。半導体素子は、例えば電界効果トランジスタ（例えばMetal-Oxide-Semiconductor Field Effect Transistor：ＭＯＳＦＥＴ）である。第２半導体層１２の上面には半導体素子の電極５０及び絶縁層８５が設けられている。ただし、第２半導体層１２に設けられる半導体素子は、ＭＯＳＦＥＴに限らず、例えば絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）やダイオードなど任意の半導体素子でよい。
接合層３０より下側の第１金属層２１及び第１半導体層１１が積層された下側積層構造４１と、接合層３０より上側の第２金属層２２及び第２半導体層１２が積層された上側積層構造４２とは、例えば、接合層３０を中心に対称の構造を有している。
第１半導体層１１の厚さＴ１１（Ｚ方向に沿った長さ）は、第２半導体層１２の厚さＴ１２の例えば０．９倍以上１．１倍以下である。例えば、厚さＴ１１は、厚さＴ１２と同じであることが好ましい。厚さＴ１１は、例えば１０μｍ以上５０μｍ以下であり、好ましくは４５μｍ以下、より好ましくは３０μｍ以下である。
第１金属層２１の厚さＴ２１は、第２金属層２２の厚さＴ２２の例えば０．９倍以上１．１倍以下である。例えば、厚さＴ２１は、厚さＴ２２と同じであることが好ましい。厚さＴ２１は、例えば５μｍ以上１０μｍ以下である。
接合層３０の厚さＴ３０は、例えば、第１金属層２１の厚さＴ２１よりも厚く、第２金属層２２の厚さＴ２２よりも厚い。厚さＴ３０は、例えば１０μｍ以上４０μｍ以下である。
接合層３０の密度（ｇ／ｃｍ３）は、第１金属層２１の密度（ｇ／ｃｍ３）よりも低く、第２金属層２２の密度（ｇ／ｃｍ３）よりも低い。例えば、接合層３０中には、複数の空孔（ボイド）が分散して存在している。
実施形態に係る半導体装置の材料について説明する。
第１半導体層１１及び第２半導体層１２は、シリコンを含む。例えば、第１半導体層１１及び第２半導体層１２は、それぞれ、シリコンウェーハが個片化されたものである。第２半導体層１２における不純物濃度は、第１半導体層１１における不純物濃度よりも高くてもよい。
第１金属層２１及び第２金属層２２は、例えば、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）及び金（Ａｕ）の少なくともいずれかを含む。第１金属層２１及び第２金属層２２は、例えばスパッタまたはめっきにより形成される。例えば、第１金属層２１の熱膨張係数（線膨張率）は、第１半導体層１１及び第２半導体層１２のそれぞれの熱膨張係数よりも大きい。例えば、第２金属層２２の熱膨張係数は、第１半導体層１１及び第２半導体層１２のそれぞれの熱膨係数よりも大きい。
接合層３０は、例えば、銀及び銅の少なくともいずれかを含む。例えば、接合層３０の熱膨張係数は、第１半導体層１１及び第２半導体層１２のそれぞれの熱膨係数よりも大きい。
図２は、実施形態に係る半導体装置の一部の材料を例示する表である。
図２の（１）～（６）は、それぞれ、第１金属層２１、第２金属層２２及び接合層３０の材料の組合せの例である。
図２に表した（１）においては、第１金属層２１、第２金属層２２及び接合層３０は、それぞれＡｇである。（２）においては、第１金属層２１及び第２金属層２２は、それぞれＣｕであり、接合層３０はＡｇである。（３）においては、第１金属層２１、第２金属層２２及び接合層３０は、それぞれＣｕである。このように、第１金属層２１の材料と第２金属層２２の材料とは、同じでもよい。接合層３０の材料は、第１金属層２１または第２金属層２２の材料と同じでも良いし、異なっていてもよい。
第１金属層２１及び第２金属層２２は、積層構造を有していてもよい。例えば、図２に表した（４）においては、第１金属層２１及び第２金属層２２のそれぞれは、Ｔｉ層とＮｉ層とＡｇ層との積層構造、または、Ｔｉ層とＣｕ層との積層構造である。例えば、第１金属層２１のＴｉ層、第１金属層２１のＮｉ、第１金属層２１のＡｇ層、接合層３０（ＡｇまたはＣｕ）、第２金属層２２のＡｇ層、第２金属層２２のＮｉ層、第２金属層２２のＴｉ層が、この順で積層される。または、第１金属層２１のＴｉ層、第１金属層２１のＣｕ層、接合層３０（ＡｇまたはＣｕ）、第２金属層２２のＣｕ層、第２金属層２２のＴｉ層が、この順で積層される。
第１金属層２１の材料と第２金属層２２の材料とは、必ずしも同じでなくてもよい。例えば図２に表した（５）においては、第１金属層２１はＴｉ層とＮｉ層とＡｇ層との積層構造、または、Ｔｉ層とＣｕ層との積層構造であり、第２金属層２２はＡｇまたはＣｕである。例えば、第１金属層２１のＴｉ層、第１金属層２１のＮｉ層、第１金属層２１のＡｇ層、接合層３０（ＡｇまたはＣｕ）、第２金属層２２（ＡｇまたはＣｕ）が、この順で積層される。または、第１金属層２１のＴｉ層、第１金属層２１のＣｕ層、接合層３０（ＡｇまたはＣｕ）、第２金属層２２（ＡｇまたはＣｕ）が、この順で積層される。
（６）においては、第１金属層２１は、Ａｇ又はＣｕであり、第２金属層２２はＴｉ層とＮｉ層とＡｇ層との積層構造、または、Ｔｉ層とＣｕ層との積層構造である。例えば、第１金属層２１（ＡｇまたはＣｕ）、接合層３０（ＡｇまたはＣｕ）、第２金属層２２のＡｇ層、第２金属層２２のＮｉ層、第２金属層２２のＴｉ層が、この順で積層される。または、第１金属層２１（ＡｇまたはＣｕ）、接合層３０（ＡｇまたはＣｕ）、第２金属層２２のＣｕ層、第２金属層２２のＴｉ層が、この順で積層される。
実施形態に係る半導体装置の製造方法について説明する。
図３（ａ）～（ｄ）は、実施形態に係る半導体装置の製造方法を例示する断面図である。
まず、図３（ａ）に表した第１ウェーハＷ１、及び図３（ｂ）に表した第２ウェーハＷ２を用意する。
図３（ａ）に表したように、第１ウェーハＷ１は、第１半導体層１１と第１金属層２１との積層構造を有し、サポート基板ＳＰ１により支持されている。具体的には、例えば、第１半導体層１１となるシリコン基板の裏面１１ｂに第１金属層２１がめっきで形成されている。第１半導体層１１の裏面１１ｂとは反対側の表面１１ｆには、接着剤Ａ１で、例えばガラスのサポート基板ＳＰ１が貼り付けられている。
図３（ｂ）に表したように、第２ウェーハＷ２は、第２半導体層１２と第２金属層２２との積層構造を有し、サポート基板ＳＰ２により支持されている。具体的には、例えば、第２半導体層１２となるシリコン基板には半導体素子が形成されており、裏面１２ｂに第２金属層２２がめっきで形成されている。第２半導体層１２の裏面１２ｂとは反対側の表面１２ｆには、表面メタル（例えば電極５０）が設けられている。表面１２ｆには、接着剤Ａ２で、例えばガラスのサポート基板ＳＰ２が貼り付けられている。
図３（ｃ）に表したように、第１ウェーハＷ１と第２ウェーハＷ２とを貼り合わせる。すなわち、第１金属層２１と第２金属層２２とを、接合層３０となる接着剤で接合する。この接着剤は、例えば、金属（例えば銀又は銅）の粒子と溶剤とを含む。より具体的には、銀ペースト、銀シンタリングペースト、または銀ナノ焼結材などの導電性ダイアタッチ材を用いることができる。
例えば、第１金属層２１の裏面２１ｂ（第１半導体層１１とは反対側の面）及び第２金属層２２の裏面２２ｂ（第２半導体層１２とは反対側の面）の少なくともいずれかに、例えば銀ナノ焼結材を塗布し、裏面２１ｂと裏面２２ｂとを接着剤を介して対向させ、接着を行った後、サポート基板ＳＰ１、ＳＰ２を剥離し、加熱することで第１金属層２１と第２金属層２２とを接合する接合層３０が形成される。
図３（ｄ）に表したように、第１半導体層１１の表面１１ｆにダイシングテープＤＴを貼り付ける。そして、ダイシングブレードにより、第２半導体層１２の表面１２ｆ側からダイシングテープＤＴに向かってウェーハをカットして、チップに個片化する（ダイシング工程）。これにより、半導体装置１００が製造される。
または、例えば、第１金属層２１の裏面２１ｂ及び第２金属層２２の裏面２２ｂの少なくともいずれかに、例えば銀ナノ焼結材を塗布する。裏面２１ｂと裏面２２ｂとを接着剤を介して対向させ、加熱する。これにより、第１金属層２１と第２金属層２２とを接合する接合層３０が形成される。
図３（ｄ）に表したように、接合層３０によって接合された第１ウェーハＷ１及び第２ウェーハＷ２から、サポート基板ＳＰ１、ＳＰ２を剥離する。第１半導体層１１の表面１１ｆにダイシングテープＤＴを貼り付ける。そして、ダイシングブレードにより、第２半導体層１２の表面１２ｆ側からダイシングテープＤＴに向かってウェーハをカットして、チップに個片化する（ダイシング工程）。これにより、半導体装置１００が製造される。
実施形態の効果について説明する。
チップを基板に半田で実装する場合等において、チップには熱が加わる。例えば、図１に表した下側積層構造４１においては、第１半導体層１１の熱膨張係数と第１金属層２１の熱膨張係数との差によって、下側積層構造４１を上に凸に反らせる応力が生じる。一方、上側積層構造４２においては、第２半導体層１２の熱膨張係数と第２金属層２２の熱膨張係数との差によって、上側積層構造４２を下に凸に反らせる応力が生じる。実施形態においては、このように互いに逆向きの反りが生じる下側積層構造４１と上側積層構造４２とが、接合層３０によって接合されている。これにより、接合されたウェーハやチップの全体に生じる反りを抑制することができる。例えば、下側積層構造４１を反らせる応力の少なくとも一部と、上側積層構造４２を反らせる応力の少なくとも一部とが釣り合い、半導体装置の全体に働く応力を小さくすることができる。例えば、チップの強度劣化を抑制することができる。
また、既に述べたように、第１半導体層１１の厚さＴ１１は、第２半導体層１２の厚さＴ１２の０．９倍以上１．１倍以下である。第１金属層２１の厚さＴ２１は、第２金属層２２の厚さＴ２２の０．９倍以上１．１倍以下である。第１金属層２１と第２金属層２２とは、同一の金属材料を含む。すなわち、下側積層構造４１と上側積層構造４２とが、互いに似た構造である。これにより、反りをより抑制することができる。例えば、下側積層構造４１を上に凸に反らせる応力の大きさと、上側積層構造４２とを下に凸に反らせる応力の大きさと、の差を小さくすることができる。
接合層３０の厚さＴ３０は、第１金属層２１の厚さＴ２１及び第２金属層２２の厚さＴ２２のそれぞれよりも厚い。第１金属層２１が薄いことにより、第１金属層２１によって、図３（ａ）に示した第１ウェーハＷ１が反ることを抑制できる。第２金属層２２が薄いことにより、第２金属層２２によって、図３（ｂ）に示した第２ウェーハＷ２が反ることを抑制できる。ウェーハの反りを抑制することで、半導体装置の製造効率の低下を抑制することができる。例えば、反りによってウェーハのハンドリングが困難になることが抑制できる。
また、例えば図５に関して後述するように、第１金属層２１と第２金属層２２と接合層３０との積層体が、半導体素子の電極（または配線）となる場合、接合層３０が厚いことにより、電流経路の断面積が大きくなり、電極の電気抵抗を低くすることができる。これにより、半導体素子の電気的特性を向上させることができる。
接合層３０は、第１金属層２１及び第２金属層２２の少なくともいずれかと同一の金属材料を含む。これにより、接合層３０と、第１金属層２１及び第２金属層２２の少なくともいずれかと、を電気的に接合しやすくなる。例えば、接合層３０と金属層との界面の抵抗を抑制することができる。
上述したように、第２半導体層１２には、半導体素子が設けられる。一方、第１半導体層１１には、半導体素子が設けられていなくてもよい。第１半導体層１１における不純物濃度は、第２半導体層１２における不純物濃度よりも低くてもよい。これにより、第１半導体層１１となる半導体基板（例えばシリコンウェーハ）に、第２半導体層１２となる半導体基板（例えばシリコンウェーハ）よりも低コストな基板を用いることができる。第２半導体層１２における不純物濃度が高いことで、第２半導体層１２に設けられた半導体素子の電気的特性を向上させることができる。例えば、図５に関して後述するように、トランジスタのオン抵抗を小さくすることができる。
接合層３０の密度は、第１金属層２１及び第２金属層２２のそれぞれの密度よりも低くても良い。このような接合層３０は、例えば銀ナノ焼結材や銀ペーストなどによって形成することができる。すなわち、第１金属層２１と第２金属層２２とを、ナノ焼結材や銀ペーストなどを用いた簡易な方法で接合することができる。
なお、密度の高低は、各層に含まれる空孔（ボイド）の数や大きさから判断することができる。具体的には、例えば、接合層３０の断面における単位面積あたりの空孔の総面積が、第１金属層２１の断面における単位面積あたりの空孔の総面積よりも大きい場合、または、接合層３０の断面において空孔が存在し、第１金属層２１の断面において空孔が存在しない場合、接合層３０の密度は、第１金属層２１の密度よりも低いと見なすことができる。同様に、例えば、接合層３０の断面における単位面積あたりの空孔の総面積が、第２金属層２２の断面における単位面積あたりの空孔の総面積よりも大きい場合、または、接合層３０の断面において空孔が存在し、第２金属層２２の断面において空孔が存在しない場合、接合層３０の密度は、第２金属層２２の密度よりも低いと見なすことができる。これらの断面は、光学顕微鏡または走査電子顕微鏡（Scannning Electron Microscope：ＳＥＭ）で観察することができる。
図４（ａ）及び図４（ｂ）は、ダイシング工程を例示する断面図である。
図４（ａ）は、参考例に係る半導体装置１９０におけるダイシング工程を例示している。図４（ｂ）は、実施形態に係る半導体装置１００におけるダイシング工程を例示している。
図４（ａ）に表したように、半導体装置１９０は、金属層２２ｒ及び半導体層１２ｒを有する。半導体層１２ｒは、金属層２２ｒの上に設けられている。半導体装置１９０には、第１半導体層１１、第１金属層２１及び接合層３０が設けられていない。金属層２２ｒの材料、半導体層１２ｒの材料は、それぞれ、第２金属層２２の材料、第２半導体層１２の材料と同様である。金属層２２ｒの厚さ（厚さＢ）は、第１金属層２１、接合層３０及び第２金属層２２の合計の厚さと同じである。半導体層１２ｒの厚さ（厚さＡ）は、第２半導体層１２の厚さと同じである。ダイシングテープＤＴは、基材ＤＴ１の上に設けられた糊層ＤＴ２を有する。糊層ＤＴ２は、金属層２２ｒと接触している。
ダイシングブレードにより、半導体層１２ｒの上面１２ｔ側からダイシングテープＤＴに向かって、ウェーハをカットすることで、半導体装置１９０が製造される。ここで、金属は延性を有するため、金属層２２ｒがダイシングテープＤＴ上でカットされると、金属層２２ｒが延びて、ばり２３ｒが発生することがある。ばり２３ｒは、半導体装置の不良の一因となり得る。例えば、ばり２３ｒが金属層２２ｒから離れてチップの表面に付着し、ショート不良が生じる可能性がある。
これに対して、図４（ｂ）に表したように、実施形態に係る半導体装置１００においては、第１金属層２１及び第２金属層２２は、第１半導体層１１と第２半導体層１２との間に配置されている。糊層ＤＴ２は、第１半導体層１１と接触している。ダイシング工程において、第１金属層２１及び第２金属層２２は、ダイシングテープＤＴと接しておらず、脆性の第１半導体層１１上に位置する。これにより、ダイシング工程において、第１金属層２１及び第２金属層２２が延びることが抑制され、ばりの発生を抑制できる。
図５は、実施形態に係る別の半導体装置を例示する断面図である。
図５に表した半導体装置１０１において、第２半導体層１２に設けられた半導体素子は、ＭＯＳＦＥＴである。具体的には、第１素子Ｓ１及び第２素子Ｓ２の２つのＭＯＳＦＥＴが設けられている。これ以外については、半導体装置１０１は、半導体装置１００と同様である。
第２半導体層１２は、ドリフト領域６１（第１半導体領域）と、ベース領域６２（第２半導体領域）と、ソース領域６３（第３半導体領域）とを含む。半導体装置１０１は、さらにゲート絶縁膜８１（第１絶縁膜）と、ゲート電極７１（第１制御電極）を含む。第２半導体層１２の上には、電極５０として、ソース電極５１（第１電極）が設けられている。第１素子Ｓ１は、ドリフト領域６１の一部と、ベース領域６２と、ソース領域６３と、ゲート電極７１と、ゲート絶縁膜８１と、によって形成される縦型のＭＯＳＦＥＴである。
ドリフト領域６１は、第２金属層２２の上に設けられ、第２金属層２２と接している。ドリフト領域６１は、ｎ形（第１導電形）である。
ベース領域６２は、ドリフト領域６１の上に選択的に設けられている。ベース領域６２は、ｐ形（第２導電形）である。ソース領域６３は、ベース領域６２の上に選択的に設けられている。ソース領域６３は、第１導電形（ｎ＋形）である。例えば、ソース領域６３における第１導電形の不純物濃度は、ドリフト領域６１における第１導電形の不純物濃度よりも高い。例えば、ソース領域６３は複数設けられ、複数のソース領域６３は、Ｘ方向に並んでいる。
ゲート電極７１は、ゲート絶縁膜８１を介してドリフト領域６１の上に設けられている。ゲート電極７１は、ドリフト領域６１の一部、ベース領域６２、及びソース領域６３の一部と、ゲート絶縁膜８１を介して対向している。例えば、ゲート電極７１及びゲート絶縁膜８１は複数設けられる。複数のゲート電極７１は、Ｘ方向に並んでおり、各ゲート電極７１は、Ｙ方向に延在している。
ドリフト領域６１の上には、複数のトレンチＴ１が形成されている。複数のトレンチＴ１は、Ｘ方向において並び、各トレンチＴ１はＹ方向に延在している。各トレンチＴ１は、ソース領域６３からベース領域６２を通り、ドリフト領域６１まで到達している。各トレンチＴ１内にゲート絶縁膜８１が設けられ、そのゲート絶縁膜８１の上にゲート電極７１が設けられている。さらに各トレンチＴ１内において、ゲート電極７１とソース電極５１との間に絶縁部８７が設けられている。
ソース電極５１は、ソース領域６３及びゲート電極７１の上に設けられ、ソース領域６３と電気的に接続されている。ソース電極５１とゲート電極７１とは、絶縁部８７（第１絶縁部）により互いに電気的に絶縁されている。
第２半導体層１２は、ベース領域６４（第４半導体領域）と、ソース領域６５（第５半導体領域）とをさらに含む。半導体装置１０１は、ゲート絶縁膜８２（第２絶縁膜）と、ゲート電極７２（第２制御電極）とをさらに含む。第２半導体層１２の上には、電極５０として、ソース電極５２（第２電極）が設けられている。第２素子Ｓ２は、ドリフト領域６１の一部と、ベース領域６４と、ソース領域６５と、ゲート電極７２と、ゲート絶縁膜８２と、によって形成される縦型のＭＯＳＦＥＴである。
ベース領域６４は、ドリフト領域６１の上に選択的に設けられている。ベース領域６４は、ベース領域６２からＸ方向において離れている。ベース領域６４は、ｐ形（第２導電）である。ソース領域６５は、ベース領域６４の上に選択的に設けられている。ソース領域６５は、第１導電形（ｎ＋形）である。例えば、ソース領域６５における第１導電形の不純物濃度は、ドリフト領域６１における第１導電形の不純物濃度よりも高い。例えば、ソース領域６５は複数設けられ、複数のソース領域６５は、Ｘ方向に並んでいる。
ゲート電極７２は、ゲート絶縁膜８２を介してドリフト領域６１の上に設けられている。ゲート電極７２は、ドリフト領域６１の一部、ベース領域６４、及びソース領域６５の一部と、ゲート絶縁膜８２を介して対向している。例えば、ゲート電極７２及びゲート絶縁膜８２は複数設けられる。複数のゲート電極７２は、Ｘ方向に並んでおり、各ゲート電極７２は、Ｙ方向に延在している。
ドリフト領域６１の上には、複数のトレンチＴ２が形成されている。複数のトレンチＴ２は、Ｘ方向において並び、各トレンチＴ２はＹ方向に延在している。各トレンチＴ２は、ソース領域６５からベース領域６４を通り、ドリフト領域６１まで到達している。各トレンチＴ１内にゲート絶縁膜８２が設けられ、そのゲート絶縁膜８２の上にゲート電極７２が設けられている。さらに各トレンチＴ２内において、ゲート電極７２とソース電極５２との間に絶縁部８８が設けられている。
ソース電極５２は、ソース領域６５及びゲート電極７２の上に設けられ、ソース領域６５と電気的に接続されている。ソース電極５２とゲート電極７２とは、絶縁部８８（第２絶縁部）により互いに電気的に絶縁されている。絶縁層８５は、ソース電極５１とソース電極５２との間に設けられている。
半導体装置１０１の動作を説明する。
半導体装置１０１は、ソース電極５１とソース電極５２との間に電圧が印加された状態で、ゲート電極７１及びゲート電極７２にゲートバイアスを印加することにより動作する。例えば、ゲート電極７１、７２にゲートバイアスを印加してＭＯＳＦＥＴをオンにすると、電流は、図５に示した経路ＣＰを通って、ソース電極５１からソース電極５２へ流れる。
すなわち、ソース電極５１からドリフト領域６１に向かって縦方向に流れた電流は、第２金属層２２、接合層３０、第１金属層２１の少なくともいずれかを横方向に流れた後、ドリフト領域６１からソース電極５２へ縦方向に流れる。なお、上記とは逆方向の経路をたどって、ソース電極５２からソース電極５１へ電流を流してもよい。
第１金属層２１、接合層３０及び第２金属層２２の積層体は、第１素子Ｓ１及び第２素子Ｓ２のそれぞれのドレイン電極としての役割を有する。すなわち、第１素子Ｓ１及び第２素子Ｓ２は、ドレイン電極を共有した構造を有する。
半導体装置１０１の材料について説明する。
第２半導体層１２の材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。例えば、シリコン半導体基板に、不純物をイオン注入することにより、ベース領域６２、ソース領域６３、ベース領域６４、及びソース領域６５を形成することができる。
ゲート電極７１及びゲート電極７２は、不純物がドープされたポリシリコンなどの導電材料を含む。
ソース電極５１、及びソース電極５２は、アルミニウム、銅、銀、チタン、タングステンなどの金属を含む。
ゲート絶縁膜８１、ゲート絶縁膜８２、絶縁層８５、絶縁部８７、絶縁部８８は、酸化シリコンなどの絶縁材料を含む。
例えば、ドリフト領域６１におけるｎ形不純物濃度は、第１半導体層１１におけるｎ形不純物濃度よりも高い。ドリフト領域６１におけるｎ形不純物濃度が高いことにより、ドリフト領域６１の電気抵抗を小さくすることができる。これにより、ＭＯＳＦＥＴのオン抵抗を小さくすることができる。
ドレイン共通ＭＯＳＦＥＴにおいては、ドリフト領域６１を薄くすることで、ドリフト領域６１の電気抵抗を小さくすることができる。また、ドレイン電極を厚くすることで、ドレイン電極における電流経路の断面積が大きくなり、ドレイン電極の電気抵抗を小さくすることができる。これにより、ＭＯＳＦＥＴのオン抵抗を小さくすることができる。
ドレイン電極を厚くする際に、例えば、図４（ａ）に関して説明した半導体装置１９０のように、金属層２２ｒを所望の厚さ（厚さＢ）に厚くする参考例も考えられる。ただし、単純に金属層２２ｒを厚くするとウェーハの反りが大きくなる恐れがある。半導体層１２ｒの厚さ（厚さＡ）が薄いとウェーハの強度が低下することもある。
これに対して、実施形態においては、導電性の接合層３０によって接合された第１金属層２１及び第２金属層２２をドレイン電極としている。そのため、第１金属層２１及び第２金属層２２のそれぞれが、参考例における所望の厚さ（厚さＢ）よりも薄くても、第１金属層２１、第２金属層２２及び接合層３０の合計の厚さを厚くして、ドレイン電極の電気抵抗を小さくすることができる。例えば、第１金属層２１及び第２金属層２２のそれぞれの厚さは、参考例における所望の厚さ（厚さＢ）の半分以下でよい。
このように実施形態によれば、第１金属層２１及び第２金属層２２の合計の厚さを厚くしつつ、第１金属層２１及び第２金属層２２のそれぞれの厚さを抑えることができるため、ドレイン電極の電気抵抗を小さくしつつ、接合前の第１ウェーハＷ１及び第２ウェーハＷ２における反りを抑制しやすい。例えばウェーハの反りによる強度の低下や製造効率の低下を抑制することができる。
図６は、実施形態に係る別の半導体装置を例示する断面図である。
図６に表した半導体装置１０２においては、第１金属層２１、第２金属層２２及び接合層３０に凹凸が設けられている。具体的には、第１金属層２１は、第１半導体層１１と接する下面２１ｕと、接合層３０と接する上面２１ｔと、を有する。半導体装置１０２では、上面２１ｔに凹凸が設けられている。下面２１ｕには凹凸が設けられなくてもよい。第２金属層２２は、接合層３０と接する下面２２ｕと、第２半導体層１２と接する上面２２ｔと、を有する。半導体装置１０２では、下面２２ｕに凹凸が設けられている。上面２２ｔには凹凸が設けられなくてもよい。これ以外については、半導体装置１０２は、半導体装置１００と同様である。
例えば、第１金属層２１の上面２１ｔにおける凹凸の最大高さは、第１金属層２１の下面２１ｕにおける凹凸の最大高さよりも高い。例えば、第２金属層２２の下面２２ｕにおける凹凸の最大高さは、第２金属層２２の上面２２ｔにおける凹凸の最大高さよりも高い。なお、凹凸の最大高さは、Ｚ方向に平行な断面を観察したときに、凹凸の山頂部と谷底部との間のＺ方向に沿った長さの最大値である。
接合層３０と接する第１金属層２１の上面２１ｔに凹凸を設けることにより、接合層３０と第１金属層２１との接触面積を大きくすることができる。これにより、接合層３０と第１金属層２１との界面における電気抵抗を小さくすることができる。
同様に、接合層３０と接する第２金属層２２の下面２２ｕに凹凸を設けることにより、接合層３０と第２金属層２２との接触面積を大きくすることができる。これにより、接合層３０と第２金属層２２との界面における電気抵抗を小さくすることができる。
なお、図６には、第１金属層２１、第２金属層２２及び接合層３０に矩形状の凹凸が設けられている状態を示したが、凹凸の形状は、これに限ったものではなく、楔状や半円形状等の段差を生じる形状であっても良く、かつ、段差の周期も下面２２ｕと上面２１ｔとで揃っていなくとも、同様の効果を得ることができる。
図７は、実施形態に係る別の半導体装置を例示する断面図である。
図７に表したように半導体装置１０３においては、第１半導体層１１の幅（Ｘ方向に沿った長さＬ１１）と、第２半導体層１２の幅（Ｘ方向に沿った長さＬ１２）と、が異なる。長さＬ１１は、長さＬ１２よりも長い。言い換えれば、半導体装置１０３の側面ＳＦには、棚部ＳＰ（段差部）が設けられている。これ以外については、半導体装置１０３は、半導体装置１００と同様である。
このような半導体装置１０３は、ダイシング工程において、ステップカットを用いることで製造される。すなわち、例えば、ダイシング工程は、第１カット工程及び第２カット工程を含む。第１カット工程は、第１のブレードにより、第２半導体層１２、第２金属層２２、接合層３０及び第１金属層２１を切断する。このとき、第２半導体層１２、第２金属層２２、接合層３０及び第１金属層２１の切断面の位置を、切断位置Ｐ１とする。例えば、第１カット工程は、第１のブレードが第１半導体層１１に達したときに終了とする。そのため、第１カット工程においては、第１半導体層１１の上面の一部が切削されている。第２カット工程は、第１カット工程の後に、第１のブレードよりも薄い第２のブレードにより、第１半導体層１１を切断する。このとき、第１半導体層１１の切断面の位置を切断位置Ｐ２とする。第１カット工程における切断位置Ｐ１と、第２カット工程における切断位置Ｐ２との差に対応して、棚部ＳＰが形成される。
このように、実施形態に係る半導体装置は、複数回に分けてダイシングしてもよい。これにより、第１半導体層１１、第１金属層２１及び接合層３０等によって半導体装置が厚くなる場合でも、ウェーハを容易にダイシングすることができる。また、切断する対象によりブレードを使い分けることができるため、ダイシングの精度を向上させたり、ブレードの消耗を抑制することができる。
実施形態によれば、反りを抑制可能な半導体装置が提供できる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…第１半導体層
１１ｂ…裏面
１１ｆ…表面
１２…第２半導体層
１２ｂ…裏面
１２ｆ…表面
１２ｒ…半導体層
１２ｔ…上面
２１…第１金属層
２１ｂ…裏面
２１ｔ…上面
２１ｕ…下面
２２…第２金属層
２２ｂ…裏面
２２ｒ…金属層
２２ｔ…上面
２２ｕ…下面
３０…接合層
４１…下側積層構造
４２…上側積層構造
５０…電極
５１…ソース電極
５２…ソース電極
６１…ドリフト領域
６２…ベース領域
６３…ソース領域
６４…ベース領域
６５…ソース領域
７１…ゲート電極
７２…ゲート電極
８１…ゲート絶縁膜
８２…ゲート絶縁膜
８５…絶縁層
８７…絶縁部
８８…絶縁部
１００、１０１、１０２、１０３…半導体装置
Ａ…厚さ
Ａ１、Ａ２…接着剤
Ｂ…厚さ
ＣＰ…経路
ＤＴ…ダイシングテープ
ＤＴ１…基材
ＤＴ２…糊層
Ｌ１１、Ｌ１２…長さ
Ｐ１、Ｐ２…切断位置
Ｓ１…第１素子
Ｓ２…第２素子
ＳＦ…側面
ＳＰ…棚部
ＳＰ１、ＳＰ２…サポート基板
Ｔ１、Ｔ２…トレンチ
Ｔ１１、Ｔ１２、Ｔ２１、Ｔ２２、Ｔ３０…厚さ
Ｗ１…第１ウェーハ
Ｗ２…第２ウェーハ

Claims (9)

  1. 第１半導体層と、
    前記第１半導体層の上に設けられ、前記第１半導体層と接する第１金属層と、
    前記第１金属層の上に設けられ、前記第１金属層と接する導電性の接合層と、
    前記接合層の上に設けられ、前記接合層と接する第２金属層と、
    前記第２金属層の上に設けられ、前記第２金属層と接し、半導体素子の少なくとも一部が設けられた第２半導体層と、
    を備えた半導体装置。
  2. 前記接合層の密度は、前記第１金属層の密度よりも低い、請求項１記載の半導体装置。
  3. 第２半導体層における不純物濃度は、第１半導体層における不純物濃度よりも高い、請求項１または２に記載の半導体装置。
  4. 前記第１半導体層の厚さは、前記第２半導体層の厚さの０．９倍以上１．１倍以下である、請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記第１金属層の厚さは、前記第２金属層の厚さの０．９倍以上１．１倍以下である、請求項１～４のいずれか１つに記載の半導体装置。
  6. 前記第１金属層及び前記第２金属層は、同一の金属材料を含む、請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記接合層は、前記第１金属層及び前記第２金属層の少なくともいずれかと同一の金属材料を含む請求項１～６のいずれか１つに記載の半導体装置。
  8. 前記接合層は、前記第１金属層及び前記第２金属層のそれぞれよりも厚い、請求項１～７のいずれか１つに記載の半導体装置。
  9. 第１制御電極と、第２制御電極と、第１電極と、第２電極と、をさらに備え、
    前記第２半導体層は、
    前記第２金属層の上に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
    前記第１半導体領域の上に設けられ、前記第１半導体層から前記第２半導体層へ向かう方向と垂直な方向において前記第２半導体領域と離間した第２導電形の第４半導体領域と、
    前記第４半導体領域の上に設けられた第１導電形の第５半導体領域と、
    を含み、
    前記第１制御電極は、前記第２半導体領域と、第１絶縁膜を介して対向し、
    前記第１電極は、前記第３半導体領域及び前記第１制御電極の上に設けられ、前記第３半導体領域と電気的に接続され、前記第１制御電極と第１絶縁部により絶縁され、
    前記第２制御電極は、前記第４半導体領域と、第２絶縁膜を介して対向し、
    前記第２電極は、前記第５半導体領域及び前記第２制御電極の上に設けられ、前記第５半導体領域と電気的に接続され、前記第２制御電極と第２絶縁部により絶縁された請求項１～８のいずれか１つに記載の半導体装置。
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