JP2002261335A - 画像表示装置及び画像表示装置の製造方法 - Google Patents
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
- H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
- H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
- H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
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- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0093—Wafer bonding; Removal of the growth substrate
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- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/08—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
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- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
- H01L33/24—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
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- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/13613—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit the semiconductor element being formed on a first substrate and thereafter transferred to the final cell substrate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
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- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/6835—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during build up manufacturing of active devices
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- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68354—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting
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- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05568—Disposition the whole external layer protruding from the surface
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/06102—Disposition the bonding areas being at different heights
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
- H01L2224/1701—Structure
- H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8112—Aligning
- H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
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-
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-
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- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
-
- H—ELECTRICITY
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- H01L2924/351—Thermal stress
- H01L2924/3512—Cracking
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/982—Varying orientation of devices in array
Abstract
れ、且つ大画面化が容易で、製造コストの低減も実現で
きる画像表示装置とその製造方法を提供する。 【解決手段】 複数の発光素子が配列され所要の画像信
号に対応して画像を表示する画像表示装置である。発光
素子は一個の素子の占有面積が25μm2以上1000
0μm2以下とされて配線用基板に実装される。実装に
際しては、例えば第一基板上で素子が配列された状態よ
りは離間した状態となるように素子を転写して一時保持
用部材に保持させる第一転写工程と、一時保持用部材に
保持された素子をさらに離間して第二基板上に転写する
第二転写工程との2段階の拡大転写を行う。また、発光
素子の結晶成長によって形成される結晶成長層が基板主
面の法線方向において結晶成長時とは倒置するように配
線用基板に実装する。
Description
クス状に配列され、画像信号に応じた画像表示を行う画
像表示装置、その画像表示装置の製造方法、その画像表
示装置に使用して好適な発光素子の製造方法に関する。
また、半導体発光素子や液晶制御素子などの素子を基板
上などに並べる配列方法および画像表示装置の製造方法
に関し、特に転写工程によって微細加工された素子をよ
り広い領域に転写する素子の配列方法および画像表示装
置の製造方法に関する。さらには、発光素子の実装方向
を工夫した画像表示装置、素子を配列させた素子実装基
板、画像表示装置の製造方法に関する。
の表示装置が開発されている。このような画像表示装置
の主なカテゴリーとしては、例えば発光ダイオード(L
ED)を用いた装置、液晶ディスプレイを用いた装置、
プラズマディスプレイを用いた装置などがある。これら
画像表示装置は、コンピューター技術の進展と共に、そ
の適用範囲が広がりつつあり、例えば対角サイズで30
センチから150センチ程度の大きさの装置は、テレビ
ジョン受像機、ビデオ再生装置、ゲーム機器の出力装置
などに用いられ、また、それより小さいなサイズのもの
では、例えば自動車搭載型案内装置や録画装置のモニタ
ー画面などに用いられている。
像表示装置のいずれもが解像度、輝度、光出力対電力効
率、画質などの特性の点や、大画面化、コスト面などで
問題を抱えている。例えば、発光ダイオードをマトリク
ス状に配列した発光ダイオードアレイを用いる装置で
は、個々の発光ダイオードを集合的に用いてアレイを構
成する。ところが、個々の発光ダイオードはそれぞれパ
ッケージに収納されていて数ミリ程度のサイズがあり、
その結果、一画素の大きさも大きくなって解像度が低下
してしまう。同時に、発光ダイオードアレイを用いる画
像表示装置では、画素当たりのコストが高くなり、特に
大画面の装置を構成した場合には、その製品価格が高い
ものになってしまう。
は、表示装置を構成するガラスなどの基板を真空にした
膜形成装置等に入れ、フォトリソグラフィー技術を用い
てトランジスタ等の素子の形成や配線の形成を行ってお
り、特に液晶装置の解像度を高くしようとした場合に
は、ミクロンオーダーのプロセス制御が必要となる。従
って、製品の歩留りを向上させるには厳格なプロセス管
理が必要となり、大画面の液晶表示装置を作成しようと
する場合では、コストが高くなってしまう。また、液晶
表示は見る角度によってコントラストや色合いが変化す
る視野角依存性があり、色を変化させる場合の反応速度
が遅いといった問題も抱えている。
では、画素単位の狭い空間で放電を生じさせ、発生する
電離ガスからの紫外光によって蛍光体を励起して可視光
を発生させるというメカニズムを利用している。プラズ
マディスプレイを用いた装置では、このため発光効率そ
のものが高くはなく、消費電力が多くなってしまう。ま
た、蛍光体による外からの光が反射して、コントラスト
が低下するという問題点も発生し、色再現範囲が狭いと
言った問題も生ずる。
もが大型画面化が容易ではなく且つ製造コストが高くな
り、それぞれ解像度やプロセス、画質、発光効率などの
問題を抱えたものとなっている。
み、解像度や画質、発光効率などの諸特性に優れ、且つ
大画面化が容易で、製造コストの低減も実現できる画像
表示装置の提供を目的とする。また、本発明の他の目的
は、そのような高性能の画像表示装置を製造するための
製造方法の提供を目的とする。さらに、本発明の更に他
の目的は、画像表示装置を構成する発光素子の製造方法
を提供することである。さらにまた、本発明は、微細加
工された素子をより広い領域に転写する際に、転写後も
位置合わせ精度が損なわれることもなく、また配線不良
などの問題も解決できる素子の配列方法および画像表示
装置の製造方法を提供することを目的とする。
は、複数の発光素子が配列され所要の画像信号に対応し
て画像を表示する画像表示装置において、一個の前記発
光素子の占有面積が25μm2以上で10000μm2
以下とされ、前記各発光素子はそれぞれ配線用基板に実
装されたものであることを特徴とする。一個の前記発光
素子の占有面積が25μm2以上で10000μm2以
下とされることから、個々の発光素子自体は微小なサイ
ズとなり、発光素子自体を高密度に配線用基板に配設す
ることが可能である。
各発光素子の占有面積に対する当該画像表示装置上の一
画素分の占有面積の比が10以上40000以下とさ
れ、より好ましくは10以上10000以下とされる。
子は、微小なサイズを以って実装が可能な素子であれば
特に限定されるものではないが、その一例としては、発
光ダイオードや半導体レーザーなどのデバイスを挙げる
ことができ、特に、窒化物半導体発光素子、砒化物半導
体発光素子、および燐化物半導体発光素子から選んで構
成することができる。このような発光素子は、画像表示
のカラー化のために、互いに波長を異ならせた3つの発
光素子の組からなる画素を構成することできる。ここで
典型的には赤、緑、青の各色の発光素子を組合せること
でカラー画面を構成できる。
れ所要の画像信号に対応して画像を表示する画像表示装
置の製造方法において、所要の配線をマトリクス状に配
設した配線用基板を用意すると共に、個別のチップに分
離された複数の発光素子を用意し、該発光素子を前記配
線に接続するように実装して画像表示装置を構成するこ
とを特徴とする。発光素子が微小なサイズであるために
高密度に配線用基板に配設することが可能であり、ま
た、個々の発光素子を完成させた後に配線用基板に対し
て実装するために歩留りは良好であり、大画面化も容易
である。
て、所要の素子形成用基板上に半導体層を積層し、該半
導体層に複数の発光素子を並べて形成した後、各発光素
子毎に分離し、その分離した各発光素子を配線用基板に
実装することができ、発光素子の素子間の領域に素子形
成用基板の基板表面に達する溝を各発光素子を囲むよう
に形成し、該溝に囲まれた各発光素子を素子形成用基板
から分離させ、その分離された各発光素子を前記配線用
基板に実装することができる。
分離された各発光素子の配線用基板への実装は吸着用治
具に発光素子の表面または裏面を吸着させながら配線用
基板に素子毎に搭載することで行うことができ、溝に囲
まれた各発光素子の素子形成用基板からの分離は、該素
子形成用基板の裏面からのエネルギービームの照射を利
用するようにすることができる。このエネルギービーム
の照射前に、素子形成用基板上の各発光素子を一時保持
用基板に保持させ、前記エネルギービームの照射後に各
発光素子を素子形成用基板から分離させ、各発光素子を
一時保持用基板に保持させても良い。その場合に一時保
持用基板は全面に粘着材が形成され、その粘着材に前記
発光素子の表面が一時的に保持されても良い。また、分
離された各発光素子の前記配線用基板への実装は発光素
子表面の電極部分を前記配線用基板上の導電材に圧着す
ることで行うようにしても良い。
する発光素子の製造方法についても提供するものであ
り、本発明の発光素子の製造方法は、所要の基板上に半
導体層を積層し、該半導体層に複数の発光素子を並べて
形成した後、各発光素子毎に分離すると共に各発光素子
を前記基板からも分離することを特徴とする。
ては、前記各発光素子と前記基板と間の分離は、該基板
の裏面からのエネルギービームの照射が利用され、前記
エネルギービームの照射前に、前記各発光素子を一時保
持用基板に保持させ、前記エネルギービームの照射後に
各発光素子を前記基板から分離させ、各発光素子を一時
保持用基板に保持させることが好ましい。また、一時保
持用基板は全面に粘着材が形成され、その粘着材に前記
発光素子の表面が一時的に保持されるようにして良い。
板上に配列された複数の素子を第二基板上に配列する素
子の配列方法において、前記第一基板上で前記素子が配
列された状態よりは離間した状態となるように前記素子
を転写して一時保持用部材に該素子を保持させる第一転
写工程と、前記一時保持用部材に保持された前記素子を
さらに離間して前記第二基板上に転写する第二転写工程
を有することを特徴とする。
を保持させた時点で既に、素子間の距離が大きくされ、
その広がった間隔を利用して比較的サイズの大きな電極
や電極パッドなどを設けることが可能となる。続く第二
転写工程では一時保持用部材の比較的サイズの大きな電
極や電極パッドなどを利用した配線が行われるために、
素子サイズに比較して最終的な装置のサイズが著しく大
きな場合であっても容易に配線を形成できる。
明の画像表示装置の製造方法は、発光素子若しくは液晶
制御素子をマトリクス状に配置した画像表示装置を製造
する方法であって、第一基板上で発光素子若しくは液晶
制御素子が配列された状態よりは離間した状態となるよ
うに前記発光素子若しくは液晶制御素子を転写して一時
保持用部材に前記発光素子若しくは液晶制御素子を保持
させる第一転写工程と、前記一時保持用部材に保持され
た前記発光素子若しくは液晶制御素子をさらに離間して
第二基板上に転写する第二転写工程と、前記各発光素子
若しくは液晶制御素子に接続させる配線を形成する配線
形成工程とを有することを特徴とする。
像表示装置の画像表示部分が発光素子若しくは液晶制御
素子をマトリクス状に配置することで構成される。第一
基板上の発光素子若しくは液晶制御素子は、密な状態す
なわち集積度を高くして微細加工を施して作成でき、一
時保持用部材に離間しながら転写された時点で広がった
間隔を利用して比較的サイズの大きな電極や電極パッド
などを設けることが可能となる。したがって、前述の素
子の配列方法と同様に、第二転写後の配線を容易に形成
できる。
工夫を施した画像表示装置、その製造方法を提供する。
すなわち、かかる本発明の画像表示装置は、複数の発光
素子を配線用基板の基板主面上に配列して実装した構造
を有する画像表示装置において、前記発光素子の結晶成
長によって形成される結晶成長層が前記基板主面の法線
方向において結晶成長時とは倒置されて配線用基板に実
装されることを特徴とする。
において、発光素子が結晶成長時の基板側が光取り出し
窓となる結晶成長層を有し、各発光素子は前記配線用基
板に実装される前に成長用基板から分離されること構造
とすることができ、また、前記構成において、発光素子
は基板主面に対して傾斜した傾斜結晶面を有する前記結
晶成長層に第1導電層、活性層、及び第2導電層が形成
され、前記第1導電層と接続される第1電極と、前記第
2導電層と接続する第2電極は成長用基板からの高さが
ほぼ同程度とされる構造とすることができる。また、倒
置された結晶成長層を有する画像表示装置であって、活
性層を挟む第1導電層と第2導電層を有し、第1導電層
と接続される第1電極と、第2導電層と接続する第2電
極は前記基板主面の法線方向において前記結晶成長層を
挟んでそれぞれ分けられて形成される構造とすることも
できる。
は、成長用基板上に選択成長により基板側が開いた形状
となるとなる結晶成長層を形成し、該結晶成長層に第1
導電層、活性層、及び第2導電層を形成して発光素子を
構成し、前記第1導電層と接続する第1電極と、前記第
2導電層と接続する第2電極を成長用基板からの高さが
ほぼ同程度となるように形成し、前記結晶成長層を前記
成長用基板から分離して配線用基板に倒置して実装する
ことを特徴とする。
子を配線用基板の基板主面上に配列して実装した構造を
有する基板において、前記素子の結晶成長によって形成
される結晶成長層が前記基板主面の法線方向において結
晶成長時とは倒置されて前記配線用基板に実装されてい
ることを特徴とする。
光素子の結晶成長層が基板主面の法線方向において結晶
成長時とは倒置されることから、電極側を結晶成長層の
上側に形成した場合であっても倒置によって配線用基板
に対峙する下側に位置することになり、配線用基板上に
配線層を形成することで、実装の際に容易に電気的接続
を図ることができる。従って、パッケージ形態する必要
がなく、高密度に発光素子を配列することもできる。
おいては、結晶成長層が選択成長によって形成されるた
め、簡単に基板主面に対して傾斜した傾斜結晶面を有す
る結晶成長層を形成することができ、従って、結晶成長
層を倒置した場合に、光に取り出し窓を上面とすること
が容易となる。また、前記第2導電層と接続する第2電
極を成長用基板からの高さがほぼ同程度となるようにす
ることで、配線用基板との電気的な接続を容易なものと
することができる。
装置、画像表示装置の製造方法、さらには発光素子の製
造方法、素子の配列方法、素子実装基板について、図面
を参照しながら詳細に説明する。
のレイアウトを示す図であり、図1では垂直水平方向に
2画素分ずつの要部を図示している。本実施例の画像表
示装置では、配線用基板1の主面上に水平方向に延在さ
れた複数本のアドレス線ADD0、ADD1が形成さ
れ、さらに図示しない層間絶縁膜を介して垂直方向に延
在された複数本のデータ線DLR0〜DLB1が形成さ
れている。配線用基板1は例えばガラス基板や、合成樹
脂又は絶縁層で被覆された金属基板、或いはシリコン基
板等の半導体製造に汎用な基板であり、アドレス線やデ
ータ線を求められる精度で形成可能な基板であればどの
ような基板であっても良い。
優れた金属材料層や半導体材料層と金属材料層の組み合
わせ等によって形成され、その線幅は図1に示すように
発光ダイオードのサイズMに比較して広い幅にすること
ができる。これは次に説明するように、一個の前記発光
素子の占有面積が25μm2以上で10000μm2以
下とされた微小なサイズの発光ダイオードを実装してい
ることから実現できるものであり、従って、順次画素を
走査して所要の画像を出力させる場合のアドレス線自体
の抵抗による遅れを極力低減することができる。このア
ドレス線ADD0,ADD1は水平方向に延長されてお
り、各画素当たり1本のアドレス線が通過する。従っ
て、水平方向に隣接する画素同士では共通のアドレス線
が選択に用いられる。
線と同様に、導電性の優れた金属材料層や半導体材料層
と金属材料層の組み合わせ等によって形成され、その線
幅は図1に示すように配線用基板1の専有面積の約半分
程度を占めるように形成することもできる。このような
広い線幅もアドレス線と同様に、一個の発光素子の占有
面積が25μm2以上で10000μm2以下とされ微
小なサイズの発光ダイオードを実装しているために可能
である。これらデータ線DLR0〜DLB1は垂直方向
に延長されており、各画素当たり発光ダイオードの数に
応じて3本のデータ線が使用されている。例えば、図中
左上の画素の発光ダイオードは、赤色発光ダイオードD
R00、緑色発光ダイオードDG00、および青色発光
ダイオードDB00からなり、データ線DLR0〜DL
B0も各発光色ごとに設けられている。データ線DLR
0〜DLB1は垂直方向に隣接する画素の同じ発光色の
ダイオードの間では共通のデータ線が利用される。
ドをマトリクス状に配列して、所要の画像信号(映像信
号すなわち動画用信号を含む。以下同様。)に応じた発
光を行う。この駆動方法としては、アクティブマトリク
ス型液晶表示装置と同様の点順次または線順次方式で本
実施例の画像表示装置は駆動される。発光ダイオード
は、例えば、青色及び緑色の発光ダイオード用としてサ
ファイヤ基板上に成長された窒化ガリウム系のダブルヘ
テロ構造多層結晶を用いることができ、赤色の発光ダイ
オード用として砒化ガリウム基板上に成長された砒化ア
ルミニウムガリウムまたは燐化インジウムアルミニウム
ガリウム系のダブルヘテロ構造多層結晶を用いることが
できる。発光ダイオードは互いに波長を異ならせた3つ
の発光素子の組からなる画素を構成するが、異なる波長
の組は赤、緑、青に限らず、他の色の組であっても良
い。
素内において、水平方向に赤色の発光ダイオードDR0
0、DR01、DR10、DR11、次いで緑色の発光
ダイオードDG00、DG01、DG10、DG11、
次いで青色の発光ダイオードDB00、DB01、DB
10、BG11が並んでいる。例えば、図中左上の画素
の発光ダイオードは、赤色発光ダイオードDR00、緑
色発光ダイオードDG00、および青色発光ダイオード
DB00の順にダイオードが配列されており、これら3
つの発光ダイオードが1つの画素の組を構成する。
ぞれ略正方形の形状を有し、非パッケージ状態のまま或
いは微小パッケージ状態(例えば1mmサイズ以下程
度)のまま実装されるチップ構造を有している。図1の
レイアウト図では、発光ダイオードの詳細な層構造につ
いて図示しないが、それぞれ発光ダイオードの平面形状
は略正方形であり、その略正方形の発光ダイオードチッ
プを実装することで、発光ダイオードのマトリクス状の
配列が構成されている。各発光ダイオードの位置は、ア
ドレス線ADD0、ADD1とデータ線DLR0〜DL
B1の交差位置に対応した位置になっており、各発光ダ
イオードはアドレス線に接続した電極パット部11を介
して電気的にアドレス線に接続され、同様に、データ線
に接続した電極パット部12を介して電気的にデータ線
に接続される。電極パッド部11は垂直方向に延在する
小さい帯状領域であり、電極パッド部12は水平方向に
延在する小さい帯状領域である。各発光ダイオードはこ
れら電極パッド部11、12を介して電気的にアドレス
線およびデータ線に接続され点順次或いは線順次の方式
で駆動される。
5μm2以上で10000μm2以下であることから、
略正方形の各発光ダイオードのサイズは、その一辺が5
ミクロンから100ミクロン程度のサイズとされる。こ
のような微小なサイズを以って配線用基板に実装される
発光ダイオードとして、各発光ダイオードは微小パッケ
ージ状態または非パッケージ状態のまま配線用基板1に
実装される。各ダイオードの製造のために、好ましくは
後述の発光ダイオードの製造方法を用いて製造すること
ができる。一方、本実施例の画像表示装置では、その一
画素当たりのピッチが垂直方向でVであり、水平方向で
Hであって、例えば0.1ミリメートルから1ミリメー
トルの範囲に設定される。これは動画用(テレビジョン
受像機、ビデオ機器、ゲーム機器)や情報用(例えばコ
ンピュータ用)の画像表示装置としては、対角サイズで
30cmから150cmのものが適当であり、その画素
数がRGBを合わせて1画素とした場合で概ね30万画
素から200万画素程度のものが実用上望ましく、ま
た、人間の視覚特性からも、直視型の画像表示装置とし
て画素ピッチを0.1ミリメートル(個人用高精細表
示)から1ミリメートル(数人用動画表示)とすること
が好ましいためである。従って、発光ダイオードをその
一辺が5ミクロンから100ミクロン程度のサイズとし
た場合では、各発光ダイオードの占有面積に対する当該
画像表示装置上の一画素分の占有面積の比が10以上4
0000以下であることが好ましく、さらに10以上1
0000以下であることがより好ましい。
には0.3ミリメール角のサイズが樹脂パッケージ前の
チップサイズであり、それに樹脂パッケージを施した場
合には、1ミリメートルを越えることになる。従って、
例えば画素ピッチを仮に5ミリとした場合には、前記各
発光ダイオードの占有面積に対する画像表示装置上の一
画素分の占有面積の比が1〜2程度の数値に納まること
になり、本実施例の如き各発光ダイオードの占有面積に
対する画像表示装置上の一画素分の占有面積の比の範囲
として好ましくは10以上40000以下であり、さら
に好ましくは10以上10000以下の範囲であって、
本実施例の範囲からは通常の典型的な画像表示装置はそ
の比の範囲が外れたものとなっている。
オードを用いることが本実施例の画像表示装置の背景に
あるが、微細なチップサイズであっても十分な輝度が得
られることが次のように示される。すなわち、屋内用表
示装置としては、その十分な輝度として必要な値は50
0cd/m2程度であり、これを光出力に換算すると赤
色、緑色、青色の各色とも概ね5W/m2となる。これ
を画像表示装置で実現するためには、計算上は1つの発
光ダイオードの平均光出力を0.017μWから1.7
μWの範囲であれば良い。ここで信頼性については通常
発光ダイオードと同等と仮定して考えてみると、その駆
動電流密度を同等にした場合に、多少のマージンを加え
ても1平方ミクロンから100平方ミクロン程度のサイ
ズを発光ダイオードが有していれば良く、配線用基板に
実装される発光ダイオードとして、一個の発光ダイオー
ドの占有面積を25μm2以上で10000μm2以下
に設定することは信頼性と輝度の面で十分なものとな
る。
ードは、上述の如きサイズを有しており、後述する製造
方法のように、素子形成用基板上に形成され、その後チ
ップ毎に分離されて非パッケージ状態または微小パッケ
ージ状態を以って実装されるものである。ここで非パッ
ケージ状態とは、樹脂成形などのダイオードチップの外
側を覆うような処理を施していない状態を指す。また、
微小パッケージ状態とは薄い肉厚の樹脂などに被覆され
た状態であるが、通常のパッケージサイズよりも小さい
サイズ(例えば1mm以下程度のもの)に収まっている
状態を指す。後述の製造方法で詳述されるように、本実
施例の画像表示装置に用いられる発光ダイオードはパッ
ケージがない分またはパッケージが微小な分だけ微細な
サイズで配線用基板上に実装される。
の実施例の画像表示装置について説明する。本実施例は
前記第1の実施例の画像表示装置の変形例であり、特に
各発光ダイオードに電気的に接続する電流保持回路がチ
ップ状に実装されている例である。
表示装置の内の1画素分(V1xH1)の構造が示され
ている。第1の実施例のものと同様な配線用基板21上
に水平方向に延在されるアドレス線ADDと2本の電源
線PW1、PW2が所要の間隔で形成されている。これ
らアドレス線ADDと2本の電源線PW1、PW2は、
導電性の優れた金属材料層や半導体材料層と金属材料層
の組み合わせ等によって形成され、その線幅は発光ダイ
オードや電流保持回路のチップのサイズに比較して広い
幅とされる。また、同じ画素内には垂直方向に各発光ダ
イオード毎の信号線DLR、DLG、DLBが所要の間
隔で形成されており、これら信号線DLR、DLG、D
LBもアドレス線ADDと同様の構造、寸法で形成され
ている。
ードDR、DG、DBがマトリクス状に配列され、所要
の画像信号に応じた発光を行う。当該画素において、赤
色発光ダイオードDR、緑色発光ダイオードDG、およ
び青色発光ダイオードDBの順にダイオードが配列され
ており、これら3つの発光ダイオードが1つの画素の組
を構成する。各発光ダイオードDR、DG、DBはそれ
ぞれ略正方形の微小なサイズを以って実装されたチップ
構造を有していることは前述の実施例と同様である。各
発光ダイオードDR、DG、DBは電源線PW1と電源
線PW2の間の領域に実装される。
は、各発光ダイオードDR、DG、DBに電気的に接続
され各発光ダイオードDR、DG、DBを流れる電流保
持するための電流保持回路PTが各素子毎に形成されて
いる。この電流保持回路PTは、後述するトランジスタ
と容量を有する回路構成からなる回路であり、特に電流
保持回路PTは個別のチップ状に形成され微小なサイズ
を以って配線用基板21に実装されたものである。本実
施例では、各発光ダイオードDR、DG、DBと電流保
持回路PTを形成した前記電流保持回路チップが略同一
のチップサイズを有しており、一個の発光ダイオードの
素子占有面積は25μm2以上で10000μm2以下
とされ、且つ一個の電流保持回路PTのチップの占有面
積も同様に25μm2以上で10000μm2以下とさ
れる。このような略同一のチップサイズとすることで、
同じ実装工程での実装が可能となり、製造工程を容易に
実現することができる。これら各電流保持回路PTは電
源線PW1とアドレス線ADDの間の領域に形成され
る。
保持回路PTの間および各信号線DLR、DLG、DL
Bやアドレス線ADD、電源線PW1、PW2の間に
は、配線の必要から配線部22〜26が形成される。配
線部22は垂直方向を長手方向とする帯状小領域であ
り、発光ダイオードと電源線PW2を接続する。配線部
23は垂直方向を長手方向とする帯状領域であり、発光
ダイオードDR、DG、DBとその発光ダイオードD
R、DG、DBを駆動する電流を保持するための電流保
持回路PTの間をそれぞれ接続する。配線部24は発光
ダイオードから水平に延在された後、電源線PW1に接
続するために垂直に延在された帯状の領域であり、電流
保持回路PTと電源線PW1の間を接続する。配線部2
5は垂直方向を長手方向とする帯状の小領域であり、電
流保持回路PTとアドレス線ADDの間を接続する。配
線部26は水平方向に延在された帯状の小領域であり、
電流保持回路PTと信号線DLR、DLG、DLBの間
をそれぞれ接続する。これら各配線部22〜26は各発
光ダイオードDR、DG、DBを微小なサイズを以って
配線用基板に実装する場合に、後述するような接合用導
電材を載置することができるものであり、電流保持回路
PTのチップを同様に微小なサイズを以って配線用基板
に実装する場合にも後述するような接合用導電材を載置
することができるものである。
回路図である。図中、ダイオード31が発光ダイオード
であり、画像信号に応じて所定の色の発光を行う。な
お、ダイオード31は赤、緑、青の3色であり、水平方
向で並ぶ3つのダイオード31が1つの画素を構成して
いるが、図3の回路図中は説明を簡素化するために色の
区別をせずに示している。このダイオード31に接続さ
れたトランジスタ32、33と容量34が電流保持回路
を構成する。電源線PW1と電源線PW2の間でダイオ
ード31と直列にトランジスタ32が接続され、トラン
ジスタ32がオン状態の場合に限り、ダイオード31は
発光する。電源線PW1と電源線PW2の一方は接地電
圧を供給し他方は電源電圧を供給する。このトランジス
タ32のゲートには容量34の一方の端子とスイッチン
グトランジスタとして機能するトランジスタ33のソー
ス・ドレイン領域の一方が接続する。このトランジスタ
33の他方のソース・ドレイン領域は画像信号が供給さ
れる信号線DLに接続され、該トランジスタ33のゲー
トは水平方向に延在するアドレス線ADDに接続され
る。
6によって選択的にレベルが切り替えられる構造となっ
ており、例えば複数のアドレス線の一本だけが高レベル
にシフトして、その水平アドレスが選択されたことにな
る。信号線DLは画像(映像)信号を各発光ダイオード
31に伝えるための配線であり、各発光ダイオード31
1つに対して一本の信号線DLが対応する。アドレス線
ADDはシフトレジスタ回路36によって選択的にレベ
ルシフトされるが、信号線DLはシフトレジスタ・トラ
ンスファゲート回路35によって走査され、選択された
信号線DLにはシフトレジスタ・トランスファゲート回
路35を介して画像信号が供給される。
トランジスタ33の一方のソース・ドレイン領域に接続
する容量34は、トランジスタ32のゲートの電位をト
ランジスタ33がオフ状態となった際に維持する機能を
有する。このようにトランジスタ33がオフとなった場
合でも、ゲート電圧を維持できるために、発光ダイオー
ド31を駆動し続けることが可能である。
のアドレス線ADDにシフトレジスタ回路36から電圧
を印加してアドレスを選択すると、その選択されたライ
ンのスイッチングトランジスタ33がオン状態となる。
その時に、垂直方向に延在されている信号線DLに画像
信号を電圧として加えると、その電圧がスイッチングト
ランジスタ33を介してトランジスタ32のゲートに到
達するが、同時に容量34にもそのゲート電圧が蓄電さ
れ、その容量34がトランジスタ32のゲート電圧を維
持するように動作する。水平方向のアドレス線ADDの
選択動作が停止した後、すなわち選択にかかるアドレス
線の電位が再び低レベルに遷移して、トランジスタ33
がオフ状態となった場合でも、容量34はゲート電圧を
維持しつづけ、原理的には次のアドレス選択が生ずるま
で、容量34は選択時のゲート電圧を保持し続けること
が可能である。この容量34がゲート電圧を維持してい
る間は、トランジスタ32はその維持された電圧に応じ
た動作を行い、発光ダイオード31に駆動電流を流し続
けることも可能である。このように発光ダイオード31
の発光している時間を長く保つことで、個々の発光ダイ
オードの駆動電流を低くしても画像全体の輝度を高くす
ることができる。
表示装置の製造方法について図4乃至図12を参照しな
がら説明する。なお、この画像表示装置の製造方法は、
そのまま発光素子の製造方法としても用いることがで
き、配線用基板に対して実装する前工程までの説明は発
光素子の製造方法の説明でもある。
51を用意し、図示しない低温、高温のバッファ層を形
成した後、第2導電型クラッド層52、活性層53、第
1導電型クラッド層54が順次積層される。サファイヤ
基板51が素子形成用基板となる。ここで第2導電型ク
ラッド層52、活性層53、第1導電型クラッド層54
は、例えは青色や緑色発光ダイオードを製造する場合に
は、窒化ガリウム系結晶成長層とすることができる。こ
のような各層の成長によって、サファイヤ基板51上に
はpn接合を有したダブルヘテロ構造の発光ダイオード
が形成される。
フィー技術を用い、さらに蒸着と反応性イオンエッチン
グを利用して、第2導電型クラッド層52に接続するよ
うにn型電極55が形成され、さらに第1導電型クラッ
ド層54に接続するようにp型電極56も形成される。
各電極55、56が各素子毎に形成されたところで、各
素子の周囲を分離するように分離溝57が形成される。
この分離溝57のパターンは一般的に残される発光ダイ
オードを正方形状とするために格子状となるが、これに
限定されず他の形状でも良い。この分離溝57の深さは
サファイヤ基板51の主面が露出する深さであり、第2
導電型クラッド層52は該分離溝57によって分離され
たものとなる。正方形状とされる発光ダイオードのサイ
ズは、その占有面積が25μm2以上で10000μm
2以下とされる程度の大きさであり、一辺のサイズは従
って5μm乃至100μmである。
用意する。この一時保持用基板60は各発光ダイオード
を転写する場合に保持するための基板である。この一時
保持用基板60の表面には粘着材層61が塗布されてお
り、その粘着材層61の表面62を既に分離溝57が形
成された発光ダイオード側に圧着する。すると、粘着材
層61の表面62には各発光ダイオードの表面側が粘着
することになる。
ムとしてエキシマレーザー光などの高出力パルス紫外線
レーザーをサファイヤ基板51の裏面側から表面側に透
過するように照射する。この高出力パルス紫外線レーザ
ーの照射によって、サファイヤ基板51と結晶層である
第2導電型クラッド層52等の界面近傍での例えば窒化
ガリウム層が窒素ガスと金属ガリウムに分解し、その第
2導電型クラッド層52とサファイヤ基板51の間の接
合力が弱くなり、その結果、図8二示すように、サファ
イヤ基板51と結晶層である第2導電型クラッド層52
との間を容易に剥離することができる。
ダイオードは素子分離された状態で一時保持用基板60
の粘着材層61に保持され、図9に示すように、その第
2導電型クラッド層52の面を吸着用治具70で吸着す
る。吸着用治具70の吸着部72が第2導電型クラッド
層52の裏面に接したところで、当該吸着用治具70に
設けられた吸着孔71の内部圧力を減圧することで必要
な吸着が行われる。
クラッド層52の裏面が十分に吸着したところで、吸着
用治具70を一時保持用基板60から離し、図10に示
すように吸着にかかる発光ダイオードを個別に一時保持
用基板60から外す。
の製造方法となるが、引き続いて、配線用基板に実装す
ることで画像表示装置が製造される。図11は、配線用
基板80に吸着用治具70に吸着されている発光ダイオ
ードを実装する直前の状態を示す図であり、この発光ダ
イオードは、一個の素子の占有面積が25μm2以上で
10000μm2以下とされる微小なサイズを以って構
成されている。この段階では、配線用基板80が既に用
意されており、この配線用基板80上には所要の信号線
やアドレス線、電源線や接地線などの配線電極81が既
に形成されている。配線用基板80は、例えばガラス基
板や、合成樹脂又は絶縁層で被覆された金属基板、或い
はシリコン基板等の半導体製造に汎用な基板であり、ア
ドレス線やデータ線を求められる精度で形成可能な基板
であればどのような基板であっても良い。配線電極81
上には、接合用導電材82が形成されている。この接合
用導電材82は圧着されることで変形しながら且つ電気
的な接続を果たす材料であれば良い。
0を配線用基板80に近づけ、所要の位置に発光ダイオ
ードを圧着させて当該発光ダイオードを実装する。この
非パッケージ状態の発光ダイオードの圧着によって接合
用導電材82は変形するが、確実に固定されて実装を完
了する。このような発光ダイオードの実装作業を全部の
ダイオードについて繰り返し行うことでマトリクス状に
画素が配列された画像表示装置が完成する。電流保持回
路についても同様の非パッケージ状態のまま実装するこ
とができ、電流保持回路を有する回路構成も容易に製造
することができる。
ることで、窒化ガリウム基板上に形成する発光ダイオー
ドやシリコン基板上に形成する発光ダイオードや回路素
子の微小チップ化には、レーザーなどの手段が不要であ
り、基板裏面からの研磨、研削、化学エッチングや分離
溝形成のためのエッチッグの組み合わせによって微小チ
ップを形成できる。
つずつ吸着して実装する例を説明したが、複数の吸着部
を形成した治具を使用することで、その生産性を向上さ
せることも可能であり、シリコン基板や化合物半導体基
板上に素子を形成する場合には、エネルギービームの照
射に限定されず、基板裏面からの研磨、研削、化学エッ
チングを用いても良い。
は高価である為、上述のように1枚のウエハから数多く
のLEDチップを製造することによりLEDを用いた画
像表示装置を低コストにできる。すなわち、LEDチッ
プの大きさを約300μm角のものを上記のように数十
μm角のLEDチップにして、それを接続して画像表示
装置を製造すれば画像表示装置の価格を下げることがで
きる。
を広い領域に転写などによって離間させながら移動さ
せ、画像表示装置などの比較的大きな表示装置を構成す
る技術が有り、例えば米国特許第5438241号に記
載される薄膜転写法や、特開平11-142878号公
報に記載される表示用トランジスタアレイパネルの形成
方法などの技術が知られている。米国特許第54382
41号では基板上に密に形成した素子が粗に配置し直さ
れる転写方法が開示されており、接着剤付きの伸縮性基
板に素子を転写した後、各素子の間隔と位置をモニター
しながら伸縮性基板がX方向とY方向に伸張される。そ
して伸張された基板上の各素子が所要のディスプレイパ
ネル上に転写される。また、特開平11-142878
号公報に記載される技術では、第1の基板上の液晶表示
部を構成する薄膜トランジスタが第2の基板上に全体転
写され、次にその第2の基板から選択的に画素ピッチに
対応する第3の基板に転写する技術が開示されている。
な問題が生ずる。まず、前述の基板上に密に形成したデ
ィバイスを粗に配置し直す転写方法は、伸縮性基板の伸
長時の不動点(支点)がディバイスチップの接着面のどの
位置になるかによって、ディバイス位置が最小でチップ
サイズ(≧20μm)だけずれるという本質的な問題を抱
えている。そのために、ディバイスチップ毎の精密位置
制御が不可欠になる。したがって、少なくとも1μm程
度の位置合わせ精度が必要な高精細TFTアレイパネル
の形成には、TFTデバイスチップ毎の位置計測と制御
を含む位置合わせに多大な時間を要する。さらに、熱膨
張係数の大きな樹脂フィルムへの転写の場合には、位置
決め前後の温度/応力変動によって位置合わせ精度が損
なわれ易い。以上の理由から、量産技術として採用する
ことには極めて大きな問題がある。
される技術では、最終的な転写の後に配線電極などが作
成される。ところが、高速動作や低コスト化のための高
集積化によって薄膜トランジスタや発光素子などの素子
サイズを小さくすることが求められており、素子を所要
の画素ピッチの位置に配設した後で、配線層などを形成
する場合では、微細化された素子チップが広げられた領
域に配設されている状態で配線を形成する必要があり、
素子の位置精度の問題から配線不良などの課題が新たに
噴出することになる。
域に転写する際に、転写後も位置合わせ精度が損なわれ
ることもなく、また配線不良などの問題も解決できる素
子の配列方法および画像表示装置の製造方法が必要にな
る。そこで、以下、かかる素子の配列方法、画像表示装
置の製造方法について説明する。
列方法および画像表示装置の製造方法は、高集積度をも
って第一基板上に作成された素子を第一基板上で素子が
配列された状態よりは離間した状態となるように一時保
持用部材に転写し、次いで一時保持用部材に保持された
前記素子をさらに離間して第二基板上に転写する二段階
の拡大転写を行う。なお、本実施形態では転写を2段階
としているが、素子を離間して配置する拡大度に応じて
転写を三段階やそれ以上の多段階とすることもできる。
法の基本的な工程を示す図である。まず、図13の(a)
に示す第一基板90上に、例えば発光素子や液晶制御素
子のような素子92を密に形成する。液晶制御素子と
は、最終製品として液晶パネルを形成した際に液晶の配
向状態を制御する薄膜トランジスタなどの素子である。
素子を密に形成することで、各基板当たりに生成される
素子の数を多くすることができ、製品コストを下げるこ
とができる。第一基板90は例えば半導体ウエハ、ガラ
ス基板、石英ガラス基板、サファイヤ基板、プラスチッ
ク基板などの種々素子形成可能な基板であるが、各素子
92は第一基板90上に直接形成したものであっても良
く、他の基板上で形成されたものを配列したものであっ
ても良い。
板90から各素子92が図中破線で示す一時保持用部材
91に転写され、この一時保持用部材91の上に各素子
92が保持される。ここで隣接する素子92は離間さ
れ、図示のようにマトリクス状に配される。すなわち素
子92はx方向にもそれぞれ素子の間を広げるように転
写されるが、x方向に垂直なy方向にもそれぞれ素子の
間を広げるように転写される。このとき離間される距離
は、特に限定されず、一例として後続の工程での樹脂部
形成や電極パッドの形成を考慮した距離とすることがで
きる。一時保持用部材91上に第一基板90から転写し
た際に第一基板90上の全部の素子が離間されて転写さ
れるようにすることができる。この場合には、一時保持
用部材91のサイズはマトリクス状に配された素子92
の数(x方向、y方向にそれぞれ)に離間した距離を乗
じたサイズ以上であれば良い。また、一時保持用部材9
1上に第一基板90上の一部の素子が離間されて転写さ
れるようにすることも可能である。
は、後述するように、所要の吸着用治具やアクチュエー
ターなどを用いた機械的手段を使用して行うようにする
こともでき、或いは熱や光によって軟化、硬化、架橋、
劣化などの反応を生ずる樹脂などを塗布した上で熱や光
を局所的に照射して剥離や接着などを生じさせて選択的
に転写を行うようにしても良い。さらには、熱や光と機
械的手段の組み合わせで転写するようにしても良い。一
時保持用部材91と第一基板90の面同士を対峙させて
転写することが一般的ではあるが、一旦、第一基板90
から素子92をチップ毎にばらばらに分離し、個々の素
子92を改めて一時保持用部材91に並べるようにして
も良い。
(c)に示すように、一時保持用部材91上に存在する
素子92は離間されていることから、各素子92ごとに
素子周りの樹脂の被覆と電極パッドの形成が行われる。
素子周りの樹脂の被覆は電極パッドを形成し易くし、次
の第二転写工程での取り扱いを容易にするなどのために
形成される。電極パッドの形成は、後述するように、最
終的な配線が続く第二転写工程の後に行われるため、そ
の際に配線不良が生じないように比較的大き目のサイズ
に形成されるものである。なお、図13の(c)には電
極パッドは図示していない。各素子92の周りを樹脂9
3が覆うことで樹脂形成チップ94が形成される。素子
92は平面上、樹脂形成チップ94の略中央に位置する
が、一方の辺や角側に偏った位置に存在するものであっ
ても良い。
転写工程が行われる。この第二転写工程では一時保持用
部材91上でマトリクス状に配される素子92が樹脂形
成チップ94ごと更に離間するように第二基板95上に
転写される。この転写も第一転写工程と同様に、所要の
吸着用治具やアクチュエーターなどを用いた機械的手段
を使用して行うようにすることもでき、或いは熱や光に
よって軟化、硬化、架橋、劣化などの反応を生ずる樹脂
などを塗布した上で熱や光を局所的に照射して剥離や接
着などを生じさせて選択的に転写を行うようにしても良
い。さらには、熱や光と機械的手段の組み合わせで転写
するようにしても良い。
2は樹脂形成チップ94ごと離間され、図示のようにマ
トリクス状に配される。すなわち素子92はx方向にも
それぞれ素子の間を広げるように転写されるが、x方向
に垂直なy方向にもそれぞれ素子の間を広げるように転
写される。第二転写工程によって配置された素子の位置
が画像表示装置などの最終製品の画素に対応する位置で
あるとすると、当初の素子92間のピッチの略整数倍が
第二転写工程によって配置された素子92のピッチとな
る。ここで第一基板90から一時保持用部材91での離
間したピッチの拡大率をnとし、一時保持用部材91か
ら第二基板95での離間したピッチの拡大率をmとする
と、略整数倍の値EはE=n×mであらわされる。拡大
率n、mはそれぞれ整数であっても良く、整数でなくと
もEが整数となる組み合わせ(例えばn=2.4でm=
5)であれば良い。
離間された各素子92には、配線が施される。この時、
先に形成した電極パッド等を利用して接続不良を極力抑
えながらの配線がなされる。この配線は例えば素子92
が発光ダイオードなどの発光素子の場合には、p電極、
n電極への配線を含み、液晶制御素子の場合は、選択信
号線、電圧線や、配向電極膜などの配線等を含む。
の変形例であり、第一基板90a上から一時保持用部材
91aへの転写方法が異なる実施形態である。図14の
(a)に示すように第一基板90a上に例えば発光素子
や液晶制御素子のような素子92が密に形成される。複
数の素子92は第一基板90a上ではマトリクス状に配
列されており、第一基板90a自体は図13の第一基板
90と同様に例えば半導体ウエハ、ガラス基板、石英ガ
ラス基板、サファイヤ基板、プラスチック基板などの種
々素子形成可能な基板であるが、各素子12は第一基板
90上に直接形成したものであっても良く、他の基板上
で形成されたものを配列したものであっても良い。
a上にマトリクス状に形成したところで、一時保持用部
材91aへ素子92を離間しながら転写する。この場合
には、第一基板90aと一時保持用部材91aが対峙す
るように保持され、第一基板90a上のマトリクス状に
配列された複数の素子92を間引きするように転写す
る。すなわち、第一基板90a上のある素子92を転写
する場合、その隣接した周囲の素子92は転写しない
で、所要距離だけ離間した位置の素子92が第一基板9
0aと当該一時保持用部材91aが対峙している間に転
写される。隣接した周囲の素子92はこの間引き転写で
第一基板90aに残されるが、別個の一時保持用部材に
対して転写することで、密に形成した素子92を無駄に
することなく有効に活用される。
は、後述するように、所要の吸着用治具やアクチュエー
ターなどを用いた機械的手段を使用して行うようにする
こともでき、或いは熱や光によって軟化、硬化、架橋、
劣化などの反応を生ずる樹脂などを塗布した上で熱や光
を局所的に照射して剥離や接着などを生じさせて選択的
に転写を行うようにしても良い。さらには、熱や光と機
械的手段の組み合わせで転写するようにしても良い。
(c)に示すように、一時保持用部材91a上に存在す
る素子92は離間されていることから、各素子92ごと
に素子周りの樹脂93の被覆と電極パッドの形成が行わ
れ、続いて図14の(d)に示すように、第二転写工程
が行われる。この第二転写工程では一時保持用部材91
a上でマトリクス状に配される素子92が樹脂形成チッ
プ94ごと更に離間するように第二基板95上に転写さ
れる。これら素子周りの樹脂93の被覆と電極パッドの
形成と第二転写工程は図13を用いて説明した工程と同
様であり、二段階拡大転写の後で所要の配線が形成され
る点も同様である。
転写法においては、第一転写後の離間したスペースを利
用して電極パッドや樹脂固めなどを行うことができ、そ
して第二転写後に配線が施されるが、先に形成した電極
パッド等を利用して接続不良を極力抑えながらの配線が
なされる。従って、画像表示装置の歩留まりを向上させ
ることができる。また、本実施形態の二段階拡大転写法
においては、素子間の距離を離間する工程が2工程であ
り、このような素子間の距離を離間する複数工程の拡大
転写を行うことで、実際は転写回数が減ることになる。
すなわち、例えば、ここで第一基板90、90aから一
時保持用部材91、91aでの離間したピッチの拡大率
を2(n=2)とし、一時保持用部材91、91aから
第二基板95での離間したピッチの拡大率を2(m=
2)とすると、仮に一度の転写で拡大した範囲に転写し
ようとしたときでは、最終拡大率が2×2の4倍で、そ
の二乗の16回の転写すなわち第一基板のアライメント
を16回行う必要が生ずるが、本実施形態の二段階拡大
転写法では、アライメントの回数は第一転写工程での拡
大率2の二乗の4回と第二転写工程での拡大率2の二乗
の4回を単純に加えただけの計8回で済むことになる。
即ち、同じ転写倍率を意図する場合においては、(n+
m)2=n2+2nm+m2であることから、必ず2n
m回だけ転写回数を減らすことができることになる。従
って、製造工程も回数分だけ時間や経費の節約となり、
特に拡大率の大きい場合に有益となる。
転写法においては、素子92を例えば発光素子や液晶制
御素子としているが、これに限定されず、他の素子例え
ば光電変換素子、圧電素子、薄膜トランジスタ素子、薄
膜ダイオード素子、抵抗素子、スイッチング素子、微小
磁気素子、微小光学素子から選ばれた素子若しくはその
部分、これらの組み合わせなどであっても良い。
(a)と(b)で示した間引き転写の他の一例を示す図
である。間引き転写は転写元の基板と転写先の基板(部
材)を対峙させて選択的に素子を転写することで行われ
るが、転写先の基板(部材)を大きなサイズとすること
で、転写元の基板上に有る素子の全部を転写先の基板
(部材)に移動させることが可能である。
の例を示しており、第一基板90cを単位とすると一時
保持用部材91cは3の二乗の9倍の面積を有する。こ
のため転写元の基板である第一基板90c上に有る素子
92の全部を転写するために、全部で9回の転写が行わ
れる。第一基板90c上にマトリクス状に配される素子
92を3×3のマトリクス単位毎に分けて、その中の1
つの素子92が一時保持用部材91cに順次転写されて
最終的に全体の素子92が転写される。
92の中3×3のマトリクス単位毎で第1番目の素子9
2が一時保持用部材91cに転写されるところを模式的
に示しており、図15の(b)は3×3のマトリクス単
位毎で第2番目の素子92が一時保持用部材91cに転
写されるところを模式的に示している。第2番目の転写
では、第一基板90cの一時保持用部材91cに対する
アライメント位置が図中垂直方向にずれており、同様の
間引き転写を繰り返すことで、素子92を離間させて配
置することができる。また図15の(c)は3×3のマ
トリクス単位毎で第8番目の素子92が一時保持用部材
91cに転写されるところを模式的に示しており、図1
5の(d)は3×3のマトリクス単位毎で第9番目の素
子92が一時保持用部材91cに転写されるところを模
式的に示している。この3×3のマトリクス単位毎で第
9番目の素子92が転写された時点で、第一基板90c
には素子92がなくなり、一時保持用部材91cにはマ
トリクス状に複数の素子92が離間された形式で保持さ
れることになる。以降、図13、図14の(c)、
(d)の工程により、二段階拡大転写が実行される。
17を参照して、一時保持用部材上で形成され、第二基
板に転写される樹脂形成チップについて説明する。樹脂
形成チップ100は、離間して配置されている素子10
1の周りを樹脂102で固めたものであり、このような
樹脂形成チップ100は、一時保持用部材から第二基板
に素子101を転写する場合に使用できるものである。
であるが、特に発光素子に限らず他の素子であっても良
い。樹脂形成チップ100は略平板上でその主たる面が
略正方形状とされる。この樹脂形成チップ100の形状
は樹脂102を固めて形成された形状であり、具体的に
は未硬化の樹脂を各素子101を含むように全面に塗布
し、これを硬化した後で縁の部分をダイシング等で切断
することで得られる形状である。略平板状の樹脂22の
表面側と裏面側にはそれぞれ電極パッド103、104
が形成される。これら電極パッド103、104の形成
は全面に電極パッド103、104の材料となる金属層
や多結晶シリコン層などの導電層を形成し、フォトリソ
グラフィー技術により所要の電極形状にパターンニング
することで形成される。これら電極パッド103、10
4は発光素子である素子101のp電極とn電極にそれ
ぞれ接続するように形成されており、必要な場合には樹
脂102にビアホールなどが形成される。
成チップ100の表面側と裏面側にそれぞれ形成されて
いるが、一方の面に両方の電極パッドを形成することも
可能であり、例えば薄膜トランジスタの場合ではソー
ス、ゲート、ドレインの3つの電極があるため、電極パ
ッドを3つ或いはそれ以上形成しても良い。電極パッド
103、104の位置が平板上ずれているのは、最終的
な配線形成時に上側からコンタクトをとっても重ならな
いようにするためである。電極パッド103、104の
形状も正方形に限定されず他の形状としても良い。
ることで、素子101の周りが樹脂102で被覆され平
坦化によって精度良く電極パッド103、104を形成
できるとともに素子101に比べて広い領域に電極パッ
ド103、104を延在でき、次の第二転写工程での転
写を吸着治具で進める場合には取り扱いが容易になる。
後述するように、最終的な配線が続く第二転写工程の後
に行われるため、比較的大き目のサイズの電極パッド1
03、104を利用した配線を行うことで、配線不良が
未然に防止される。
れる素子の一例としての発光素子の構造を示す。図18
の(a)が素子断面図であり、図18の(b)が平面図
である。この発光素子はGaN系の発光ダイオードであ
り、たとえばサファイヤ基板上に結晶成長される素子で
ある。このようなGaN系の発光ダイオードでは、基板
を透過するレーザー照射によってレーザーアブレーショ
ンが生じ、GaNの窒素が気化する現象にともなってサ
ファイヤ基板とGaN系の成長層の間の界面で膜剥がれ
が生じ、素子分離を容易なものにできる特徴を有してい
る。
体層からなる下地成長層111上に選択成長された六角
錐形状のGaN層112が形成されている。なお、下地
成長層111上には図示しない絶縁膜が存在し、六角錐
形状のGaN層112はその絶縁膜を開口した部分にM
OCVD法などによって形成される。このGaN層11
2は、成長時に使用されるサファイヤ基板の主面をC面
とした場合にS面(1−101面)で覆われたピラミッ
ド型の成長層であり、シリコンをドープさせた領域であ
る。このGaN層112の傾斜したS面の部分はダブル
へテロ構造のクラッドとして機能する。GaN層112
の傾斜したS面を覆うように活性層であるInGaN層
113が形成されており、その外側にマグネシウムドー
プのGaN層114が形成される。このマグネシウムド
ープのGaN層114もクラッドとして機能する。
15とn電極116が形成されている。p電極115は
マグネシュームドープのGaN層114上に形成される
Ni/Pt/AuまたはNi(Pd)/Pt/Auなど
の金属材料を蒸着して形成される。n電極116は前述
の図示しない絶縁膜を開口した部分でTi/Al/Pt
/Auなどの金属材料を蒸着して形成される。なお、図
20に示すように下地成長層111の裏面側からn電極
取り出しを行う場合は、n電極116の形成は下地成長
層111の表面側には不要となる。
ドは、青色発光も可能な素子であって、特にレーザーア
ブレーションよって比較的簡単にサファイヤ基板から剥
離することができ、レーザービームを選択的に照射する
ことで選択的な剥離が実現される。なお、GaN系の発
光ダイオードとしては、平板上や帯状に活性層が形成さ
れる構造であっても良く、上端部にC面が形成された角
錐構造のものであっても良い。また、他の窒化物系発光
素子や化合物半導体素子などであっても良い。
図21までを参照しながら、発光素子の配列方法につい
て説明する。発光素子は図18に示したGaN系の発光
ダイオードを用いている。
1の主面上には複数の発光ダイオード122がマトリク
ス状に形成されている。発光ダイオード122の大きさ
は約20μm程度とすることができる。第一基板121
の構成材料としてはサファイヤ基板などのように光ダイ
オード122に照射するレーザの波長の透過率の高い材
料が用いられる。発光ダイオード122にはp電極など
までは形成されているが最終的な配線は未だなされてお
らず、素子間分離の溝122gが形成されていて、個々
の発光ダイオード122は分離できる状態にある。この
溝122gの形成は例えば反応性イオンエッチングで行
う。このような第一基板121を図19に示すように一
時保持用部材123に対峙させて選択的な転写を行う。
対峙する面には剥離層124と接着剤層125が2層に
なって形成されている。ここで一時保持用部材121の
例としては、ガラス基板、石英ガラス基板、プラスチッ
ク基板などを用いることができ、一時保持用部材121
上の剥離層124の例としては、フッ素コート、シリコ
ーン樹脂、水溶性接着剤(例えばPVA)、ポリイミド
などを用いることができる。また一時保持用部材123
の接着剤層125としては紫外線(UV)硬化型接着
剤、熱硬化性接着剤、熱可塑性接着剤のいずれかからな
る層を用いることができる。一例としては、一時保持用
部材123として石英ガラス基板を用い、剥離層124
としてポリイミド膜4μmを形成後、接着剤層125と
してのUV硬化型接着剤を約20μm厚で塗布する。
は、硬化した領域125sと未硬化領域125yが混在
するように調整され、未硬化領域125yに選択転写に
かかる発光ダイオード122が位置するように位置合わ
せされる。硬化した領域125sと未硬化領域125y
が混在するような調整は、例えばUV硬化型接着剤を露
光機にて選択的に200μmピッチでUV露光し、発光
ダイオード122を転写するところは未硬化でそれ以外
は硬化させてある状態にすれば良い。このようなアライ
メントの後、その位置の発光ダイオード122をレーザ
ーにて第一基板121の裏面から照射して発光ダイオー
ド122を第一基板121からレーザーアブレーション
を利用して剥離する。GaN系の発光ダイオード122
はサファイヤとの界面で金属のGaと窒素に分解するこ
とから、比較的簡単に剥離できる。照射するレーザーと
してはエキシマレーザー、高調波YAGレーザーなどが
用いられる。
離によって、選択照射にっかる発光ダイオード122は
GaN層と第一基板121の界面で分離し、反対側の接
着剤層125の未硬化領域125yに発光ダイオード1
22のp電極部分を突き刺すようにして転写される。他
のレーザーが照射されない領域の発光ダイオード122
については、対応する接着剤層125の部分が硬化した
領域125sであり、レーザーも照射されていないため
に 一時保持用部材123側に転写されることはない。
なお、図19では1つの発光ダイオード122だけが選
択的にレーザー照射されているが、nピッチ分だけ離間
した領域においても同様に発光ダイオード122はレー
ザー照射されているものとする。このような選択的な転
写によっては発光ダイオード122第一基板121上に
配列されている時よりも離間して一時保持用部材123
上に配列される。
一基板121から一時保持用部材123への転写を行っ
たところで、図20に示すように未硬化領域125yの
接着剤層125を硬化させて発光ダイオード122を固
着させる。この硬化は熱や光などのエネルギーを加える
ことで可能である。発光ダイオード122は一時保持用
部材123の接着剤層125に保持された状態で、発光
ダイオード122の裏面がn電極側(カソード電極側)
になっていて、発光ダイオード122の裏面には樹脂
(接着剤)がないように除去、洗浄されているため、電
極パッド126を形成した場合では、電極パッド126
は発光ダイオード122の裏面と電気的に接続される。
ラズマで接着剤用樹脂をエッチング、UVオゾン照射に
て洗浄する。かつ、レーザーにてGaN系発光ダイオー
ドをサファイヤ基板からなる第一基板121から剥離し
たときには、その剥離面にGaが析出しているため、そ
のGaをエッチングすることが必要であり、NaOH水
溶液もしくは希硝酸で行うことになる。その後、電極パ
ッド126をパターニングする。このときのカソード側
の電極パッドは約60μm角とすることができる。電極
パッド126としては透明電極(ITO、ZnO系な
ど)もしくはTi/Al/Pt/Auなどの材料を用い
る。透明電極の場合は発光ダイオードの裏面を大きく覆
っても発光をさえぎることがないので、パターニング精
度が粗く、大きな電極形成ができ、パターニングプロセ
スが容易になる。
イオード122を第二の一時保持用部材127に転写し
て、アノード電極(p電極)側のビアホール130を形
成した後、アノード側電極パッド129を形成し、樹脂
からなる接着剤層125をダイシングした状態を示して
いる。このダイシングの結果、素子分離溝131が形成
され、発光ダイオード122は素子ごとに区分けされた
ものになる。素子分離溝131はマトリクス状の各発光
ダイオード122を分離するため、平面パターンとして
は縦横に延長された複数の平行線からなる。素子分離溝
131の底部では第二の一時保持用部材127の表面が
臨む。第二の一時保持用部材127上には剥離層128
が形成される。この剥離層128は例えばフッ素コー
ト、シリコーン樹脂、水溶性接着剤(例えばPVA)、
ポリイミドなどを用いて作成することができる。第二の
一時保持用部材127は、一例としてプラスチック基板
にUV粘着材が塗布してある、いわゆるダイシングシー
トであり、UVが照射されると粘着力が低下するものを
利用できる。一時保持部材127の裏面からエキシマレ
ーザを照射する。これにより、例えば剥離層124とし
てポリイミドを形成した場合では、ポリイミドと石英基
板の界面でポリイミドのアブレーションにより剥離が発
生して、各発光ダイオード122は第二の一時保持部材
127側に転写される。
用部材127の表面を酸素プラズマで発光ダイオード1
22の表面が露出してくるまでエッチングする。まずビ
アホール130の形成はエキシマレーザ、高調波YAG
レーザ、炭酸ガスレーザを用いることができる。このと
き、ビアホールは約3〜7μmの径を開けることにな
る。アノード側電極パッドはNi/Pt/Auなどで形
成する。ダイシングプロセスは通常のブレードを用いた
ダイシング、20μm以下の幅の狭い切り込みが必要な
ときには上記レーザを用いたレーザによる加工を行う。
その切り込み幅は画像表示装置の画素内の樹脂からなる
接着剤層125で覆われた発光ダイオード122の大き
さに依存する。一例として、エキシマレーザにて幅約4
0μmの溝加工を行い、チップの形状を形成する。
122が第二の一時保持用部材127から剥離される。
図22は、第二の一時保持用部材127上に配列してい
る発光ダイオード122を吸着装置133でピックアッ
プするところを示した図である。このときの吸着孔13
5は画像表示装置の画素ピッチにマトリクス状に開口し
ていて、発光ダイオード122を多数個、一括で吸着で
きるようになっている。このときの開口径は、例えば約
φ100μmで600μmピッチのマトリクス状に開口
されて、一括で約300個を吸着できる。このときの吸
着孔135の部材は例えば、Ni電鋳により作製したも
の、もしくはSUSなどの金属板132をエッチングで
穴加工したものが使用され、金属板132の吸着孔13
5の奥には、吸着チャンバ134が形成されており、こ
の吸着チャンバ134を負圧に制御することで発光ダイ
オード122の吸着が可能になる。発光ダイオード12
2はこの段階で樹脂からなる接着剤層125で覆われて
おり、その上面は略平坦化されており、このために吸着
装置133による選択的な吸着を容易に進めることがで
きる。
140に転写するところを示した図である。第二基板1
40に装着する際に第二基板140にあらかじめ接着剤
層136が塗布されており、その発光ダイオード122
下面の接着剤層136を硬化させ、発光ダイオード12
2を第二基板140に固着して配列させることができ
る。この装着時には、吸着装置133の吸着チャンバ1
34が圧力の高い状態となり、吸着装置133と発光ダ
イオード122との吸着による結合状態は解放される。
接着剤層136はUV硬化型接着剤、熱硬化性接着剤、
熱可塑性接着剤などによって構成することができる。発
光ダイオード122が配置される位置は、一時保持用部
材123、127上での配列よりも離間したものとな
る。そのとき接着剤層136の樹脂を硬化させるエネル
ギーは第二基板140の裏面から供給される。UV硬化
型接着剤の場合はUV照射装置にて、熱硬化性接着剤の
場合はレーザにて発光ダイオード122の下面のみ硬化
させ、熱可塑性接着剤場合は、同様にレーザ照射にて接
着剤を溶融させ接着を行う。
としても機能する電極層137を配設し、特に電極層1
37の画面側の表面すなわち当該画像表示装置を見る人
がいる側の面に黒クロム層138を形成する。このよう
にすることで画像のコントラストを向上させることがで
きると共に、黒クロム層138でのエネルギー吸収率を
高くして、選択的に照射されるビーム153によって接
着剤層136が早く硬化するようにすることができる。
この転写時のUV照射としては、UV硬化型接着剤の場
合は約1000mJ/cm2を照射する。
22、141、142を第二基板140に配列させ絶縁
層139を塗布した状態を示す図である。図22および
図23で用いた吸着装置133をそのまま使用して、第
二基板140にマウントする位置をその色の位置にずら
すだけでマウントすると、画素としてのピッチは一定の
まま3色からなる画素を形成できる。絶縁層139とし
ては透明エポキシ接着剤、UV硬化型接着剤、ポリイミ
ドなどを用いることができる。3色の発光ダイオード1
22、141、142は必ずしも同じ形状でなくとも良
い。図24では赤色の発光ダイオード141が六角錐の
GaN層を有しない構造とされ、他の発光ダイオード1
22、142とその形状が異なっているが、この段階で
は各発光ダイオード122、141、142は既に樹脂
形成チップとして樹脂からなる接着剤層125で覆われ
ており、素子構造の違いにもかかわらず同一の取り扱い
が実現される。
縁層139に開口部145、146、147、148、
149、150を形成し、発光ダイオード122、14
1、142のアノード、カソードの電極パッドと第二基
板140の配線用の電極層137を接続する配線14
3、144、151を形成した図である。このときに形
成する開口部すなわちビアホールは発光ダイオード12
2、141、142の電極パッド126、129の面積
を大きくしているのでビアホール形状は大きく、ビアホ
ールの位置精度も各発光ダイオードに直接形成するビア
ホールに比べて粗い精度で形成できる。このときのビア
ホールは約60μm角の電極パッド126、129に対
し、約φ20μmのものを形成できる。また、ビアホー
ルの深さは配線基板と接続するもの、アノード電極と接
続するもの、カソード電極と接続するものの3種類の深
さがあるのでレーザのパルス数で制御し、最適な深さを
開口する。その後、保護層を配線上に形成し、画像表示
装置のパネルは完成する。このときの保護層は図25の
絶縁層139と透明エポキシ接着剤などの同様の材料が
使用できる。この保護層は加熱硬化し配線を完全に覆
う。この後、パネル端部の配線からドライバーICを接
続して駆動パネルを製作することになる。
は、一時保持用部材123に発光ダイオード122を保
持させた時点で既に、素子間の距離が大きくされ、その
広がった間隔を利用して比較的サイズの電極パッド12
6、129などを設けることが可能となる。それら比較
的サイズの大きな電極パッド126、129を利用した
配線が行われるために、素子サイズに比較して最終的な
装置のサイズが著しく大きな場合であっても容易に配線
を形成できる。また、本実施形態の発光素子の配列方法
では、発光素子の周囲が硬化した接着剤層125で被覆
され平坦化によって精度良く電極パッド126,129
を形成できるとともに素子に比べて広い領域に電極パッ
ド126,129を延在でき、次の第二転写工程での転
写を吸着治具で進める場合には取り扱いが容易になる。
また、発光ダイオード122の一時保持用部材123へ
の転写には、GaN系材料がサファイヤとの界面で金属
のGaと窒素に分解することを利用して、比較的簡単に
剥離できる。
から図31までを参照しながら、液晶制御素子の配列方
法について説明する。液晶制御素子とは、本実施形態に
おいて具体的には、最終製品として液晶パネルを形成し
た際に液晶の配向状態を制御する薄膜トランジスタであ
る。
などの第一基板161上にアモルファスシリコン膜16
2が形成される。このアモルファスシリコン膜162は
後の工程で犠牲となる剥離膜である。このアモルファス
シリコン膜162上には下地絶縁膜としてシリコン酸化
膜163が形成され、その上に薄膜トランジスタ164
がマトリクス状に密に形成される。薄膜トランジスタ1
64はポリシリコン膜上にゲート酸化膜、ゲート電極を
形成して、ポリシリコン膜にソース・ドレイン領域を形
成したものである。これら薄膜トランジスタ164は素
子分離されており、例えば反応性イオンエッチングなど
の方法によって素子分離用の溝がアモルファスシリコン
膜162の一部を露出する程度に形成される。
基板161を一時保持用部材165に対峙させて選択的
な転写を行う。一時保持用部材165の第一基板161
に対峙する面には剥離層166と接着剤層167が2層
になって形成されている。ここで一時保持用部材165
の例としては、ガラス基板、石英ガラス基板、プラスチ
ック基板などを用いることができ、一時保持用部材16
5上の剥離層166の例としては、フッ素コート、シリ
コーン樹脂、水溶性接着剤(例えばPVA)、ポリイミ
ドなどを用いることができる。また一時保持用部材16
5の接着剤層167としては紫外線(UV)硬化型接着
剤、熱硬化性接着剤、熱可塑性接着剤のいずれかからな
る層を用いることができる。
は、硬化した領域167sと未硬化領域167yが混在
するように調整され、未硬化領域167yに選択転写に
かかる薄膜トランジスタ164が位置するように位置合
わせされる。硬化した領域167sと未硬化領域167
yが混在するような調整は、例えばUV硬化型接着剤を
露光機にて選択的に露光し、薄膜トランジスタ164を
転写するところは未硬化でそれ以外は硬化させてある状
態にすれば良い。このようなアライメントの後、その位
置の薄膜トランジスタ164をレーザーにて第一基板1
61の裏面から照射して薄膜トランジスタ164を第一
基板161からレーザーアブレーションを利用して剥離
する。照射するレーザーとしてはエキシマレーザー、高
調波YAGレーザーなどが用いられる。
離によって、選択照射にかかる薄膜トランジスタ164
は反対側の接着剤層167の未硬化領域167yに転写
される。他のレーザーが照射されない領域の薄膜トラン
ジスタ164については、対応する接着剤層167の部
分が硬化した領域167sであり、レーザーも照射され
ていないために一時保持用部材165側に転写されるこ
とはない。なお、図27では1つの薄膜トランジスタ1
64だけが選択的にレーザー照射されているが、nピッ
チ分だけ離間した領域においても同様に薄膜トランジス
タ164はレーザー照射されて転写されているものとす
る。このような選択的な転写によって薄膜トランジスタ
164は第一基板161上に配列されている時よりも離
間して一時保持用部材165上に配列される。
第一基板161から一時保持用部材165への転写を行
ったところで、図28に示すように未硬化領域167y
の接着剤層167を硬化させてを固着させる。この硬化
は熱や光などのエネルギーを加えることで可能である。
薄膜トランジスタ164は一時保持用部材165の接着
剤層167に保持された状態で、確実に保持される。
165から第2の一時保持用部材168に薄膜トランジ
スタ164を転写する。第2の一時保持用部材168は
薄膜トランジスタ164の薄膜半導体層側を第二基板上
に載せるために使用され、特に薄膜トランジスタ164
の表裏が問題とならない場合には、第2の一時保持用部
材168は使用しなくとも良い。一時保持用部材165
から第2の一時保持用部材168に転写される場合に
は、個々の薄膜トランジスタ164で分離できるよう
に、分離溝167gが形成される。分離溝167gの底
部は剥離層166まで至っている。または、分離溝16
7gは剥離層166も分離する。
時保持用部材165から第2の一時保持用部材168に
薄膜トランジスタ164を転写し(図30)、続いて、
図示しない吸着手段によって第二基板上に離間しながら
転写する(第二転写工程)。この工程は前述の発光素子
の配列方法における図22によって示す工程と同様であ
る。
や透明プラスチック基板などの第二基板176上に、薄
膜トランジスタ164を離間して形成し、ゲート電極線
とソース電極、ドレイン電極を形成して、薄膜トランジ
スタ164のソース、ドレインと接続する。その上に透
明電極膜172、配向膜173を形成し、反対側には対
向基板169とその表面に透明電極膜175、配向膜1
74を形成したものを対峙させ、液晶を封入して液晶パ
ネルを作成する。第二基板176上の薄膜トランジスタ
164は液晶の制御素子として機能する。第二基板17
6上で薄膜トランジスタ164は二段階の拡大転写によ
って十分に離間されており、第一転写工程と第二転写工
程のそれぞれで離間した転写が行われる。本実施形態の
二段階拡大転写法では、同じ転写倍率を意図する場合に
おいては、第一転写工程と第二転写工程の拡大率をn
倍、m倍とすると、1回でそれだけ拡大する場合に比べ
て、(n+m)2=n2+2nm+m2であることか
ら、必ず2nm回だけ転写回数を減らすことができるこ
とになる。従って、製造工程も回数分だけ時間や経費の
節約となり、特に拡大率の大きい場合に有益となる。
をマトリクス状に配列して素子を構成した画像表示装置
を製造する場合、配線用基板上に個々の発光素子を実装
して製造する装置がいくつか知られている。
て、特許第2895566号の明細書および図面に開示
される発光ダイオードである。この素子は同一面側に正
負一対の電極部を有するいわゆるフリップチップ方式の
発光ダイオードの例であり、リードフレーム200は間
隔を隔てて並列に配設された正負一対の電極を形成する
リード部材201、206により構成されている。両リ
ード部材201、206にはそれらの先端部202、2
07に発光チップ190を載置する平坦部203、20
8が形成されている。また、平坦部203、208に続
く側周面にはそれら平坦部203、208から外側に傾
斜して反射部204、209が一体的に形成されてい
る。GaN青色発光チップである発光チップ190の各
電極部分ははんだバンプ205を介して負極となるリー
ド部材201および正極となるリード部材206にそれ
ぞれ接合されている。
おいて説明されるチップタイプLED(発光ダイオー
ド)の例を示す。これは導電層を形成した絶縁性のセラ
ミックス支持部材211の上にLED素子213を載置
し、LED素子213の電極214と電極端子212を
ワイヤー215でワイヤーボンディングし、キャビティ
ー内に封止樹脂216を満たして固化した構造を有す
る。
公報に開示されるチップタイプLEDの例である。セラ
ミックスの支持部材221に一対の電極端子222が形
成されており、LED素子223の表面の一対の電極2
24は導電性のろう材225によりフリップチップ接続
されている。LED素子223はセラミックス支持部材
と強固に接着させるためにLED素子と支持体の隙間に
封止樹脂226が注入されている。
をマトリクス状に配列して画像表示装置を製造する場
合、発光ダイオードを個別にパッケージに収納してか
ら、平面型画像表示装置などへの組み立てのためにアレ
イ状に複数の発光ダイオードを並べて実装する必要が生
じている。LEDチップはウエハの状態から個々のチッ
プ毎にダイシングされ、それぞれパッケージに封止され
るために、1個のLEDチップはベアチップの状態でサ
ブミリ角の大きさであり、パッケージに収納した状態で
は数ミリ程度のサイズがある。その結果、一画素の大き
さも大きくなって解像度が低下してしまい、高精細で小
型の画像表示装置は容易には組み立てられないものとさ
れていた。また、発光ダイオードがGaN系の窒化物半
導体である場合、通常サファイヤ基板上に発光ダイオー
ドを形成するため、パッケージはサファイヤ基板の厚み
よりも厚い厚みになっていた。
かも短時間で製造でき且つ製造プロセス上のコストも削
減可能である発光素子の実装方法について説明する。
一例を示す要部断面図である。本例の画像表示装置は、
図35に示すようにフルカラー対応のカラー画像表示装
置231であり、個々の発光素子として赤、緑、青のそ
れぞれの発光が可能な発光ダイオードをマトリクス状に
配列したものである。
ラス基板もしくはプラスチック基板からなる配線用基板
240の基板主面241には、あらかじめ所要の配線パ
ターンを有して形成された配線層247、248が形成
されている。ここで配線層248はp電極に信号を供給
するための配線であり、配線層247はn電極に信号を
供給するための配線である。これら配線層247、24
8の一方は共通化することもできる。
は倒置して配設された結晶成長層243がp電極244
を介して配されている。結晶成長層243は後述するよ
うに、選択成長によってマスク層の窓部を介し、倒置さ
れて上側に位置してなる下地成長層245から成長した
層である。この結晶成長層243はウルツ鉱型の結晶構
造を有する窒化物半導体材料であるシリコンドープのG
aN層を材料とし、その傾斜した側面がS面(1−10
1面)で覆われた六角錐形状を呈する。また、図35は
断面図であるため、結晶成長層243の断面は倒置した
略正三角形形状となる。
導体層とp型半導体層で挟んだ発光領域が形成される。
活性層は倒置した六角錐形状の最外郭近くに形成され
る。本例では、隣接する発光素子の活性層のバンドギャ
ップエネルギーは異なっていて、それぞれ赤色、緑色、
青色のいずれかの発光色に対応したものとなっている
が、その他の構造や寸法はほぼ同一である。
時の向きと比べて基板主面の法線方向において上下逆と
なるように配線用基板240上に実装される。従って、
六角錐形状の底面が丁度上面となり、上面が光の取出し
側となる。詳しくは、六角錐形状の結晶成長層243は
結晶成長時に用いられる図示しないマスク層の窓部を介
して下地成長層245とつながっており、そのマスク層
の窓部がそのまま光の取出し口となる。
機能するが、マスク層の窓部を介して結晶成長層243
とも接続して下地成長層245の平坦な上面は光取出し
面250としても利用される。さらに下地成長層245
はn電極側の配線の一部としても機能し金属層からなる
n電極249と結晶成長層243の間の電流経路とな
る。n電極249は発光素子の倒置によって下地成長層
245の下部に位置するが、結晶成長層243がn電極
249よりは大きく成長した層であることから、n電極
249の下部のバンプ246を形成して、結晶成長層2
43と高さを合わせるようにしている。バンプ246は
メッキ工程などを利用して形成される接続部であり、電
解もしくは無電解によりCu、Niなどのバンプを約1
0ミクロンの高さで形成したものであり、その表面は酸
化防止のために約0.1ミクロンのAuメッキが施され
ている。バンプ246の下部は実装時に基板主面241
上に配設された配線層247に接続する。
8の周囲、さらには結晶成長層243の周囲には素子の
機能の上では空隙部が形成されるが、その空隙部は本例
の画像表示装置では熱硬化接着剤や紫外線硬化型接着剤
などの接着剤からなる接着剤層242で充填される。
個々の発光ダイオードを示す図であり、(A)が素子の
断面図であり、(B)が素子の上面図である。図35に
示した画像表示装置では複数の配列される発光ダイオー
ドがそれぞれ倒置されて実装されるため、図36のもの
とは基板主面の法線方向において上下逆となる。
て説明すると、配線用基板240とは異なる例えばサフ
ァイヤ基板などの成長用基板を用い、好ましくは下地成
長層245上に六角錐形状または六角台形形状の結晶成
長層243を形成するのに選択成長法が用いられる。結
晶成長層243を選択成長によって形成する場合、容易
に結晶成長層243は基板主面に対して傾斜した例えば
S面などの傾斜結晶面を有した構造を呈する。特にS面
はC+面の上に選択成長した際に見られる安定面であ
り、比較的得やすい面であって六方晶系の面指数では
(1,−1,0,1)面である。このS面について、窒
化ガリウム系化合物半導体で結晶層を構成した場合に
は、S面でのボンド数は最も多いものとなる。従って、
実効的にV/III 比が上昇することになり、積層構造の
結晶性の向上に有利である。また、基板と異なる方位に
成長すると基板から上に伸びた転位が曲がることもあ
り、欠陥の低減にも有利となる。
層、活性層251、及び第2導電型層252からなる発
光領域を形成可能な材料層であれば良く、特に限定され
るものではないが、その中でもウルツ鉱型の結晶構造を
有することが好ましい。このような結晶層としては、例
えばIII族系化合物半導体やBeMgZnCdS系化
合物半導体、BeMgZnCdO系化合物半導体を用い
ることができ、更には窒化ガリウム(GaN)系化合物
半導体、窒化アルミニウム(AlN)系化合物半導体、
窒化インジウム(InN)系化合物半導体、窒化インジ
ウムガリウム(InGaN)系化合物半導体、窒化アル
ミニウムガリウム(AlGaN)系化合物半導体を好ま
しくは形成することができ、特に窒化ガリウム系化合物
半導体などの窒化物半導体が好ましい。なお、本発明に
おいて、InGaN、AlGaN、GaNなどは必ずし
も、3元混晶のみ、2元混晶のみの窒化物半導体を指す
のではなく、例えばInGaNでは、InGaNの作用
を変化させない範囲での微量のAl、その他の不純物を
含んでいても本発明の範囲であることはいうまでもな
い。
の気相成長法を挙げることができ、例えば有機金属化合
物気相成長法(MOCVD(MOVPE)法)や分子線
エピタキシー法(MBE法)などの気相成長法や、ハイ
ドライド気相成長法(HVPE法)などを用いることが
できる。その中でもMOCVD法によると、迅速に結晶
性の良いものが得られる。MOCVD法では、Gaソー
スとしてTMG(トリメチルガリウム)、TEG(トリ
エチルガリウム)、AlソースとしてはTMA(トリメ
チルアルミニウム)、TEA(トリエチルアルミニウ
ム)、Inソースとしては、TMI(トリメチルインジ
ウム)、TEI(トリエチルインジウム)などのトリア
ルキル金属化合物が多く使用され、窒素源としてはアン
モニア、ヒドラジンなどのガスが使用される。また、不
純物ソースとしてはSiであればシランガス、Geであ
ればゲルマンガス、MgであればCp2Mg(シクロペ
ンタジエニルマグネシウム)、ZnであればDEZ(ジ
エチルジンク)などのガスが使用される。MOCVD法
では、これらのガスを例えば600°C以上に加熱され
た基板の表面に供給して、ガスを分解することにより、
InAlGaN系化合物半導体をエピタキシャル成長さ
せることができる。
245の上に薄いマスク層を形成し、そのマスク層を選
択的に開口して窓領域を形成することでも、選択成長が
可能である。マスク層は例えば酸化シリコン層或いは窒
化シリコン層によって構成することができる。窓領域は
マスク層に形成される開口部であり、例えば六角形とす
ることができるが、他の形状、たとえば円形状、正方形
状、三角形状、矩形状、菱形、楕円形状およびこれらの
変形形状などの種種の形状にすることができる。マスク
層の窓領域からの選択成長では、横方向に結晶成長が進
むことから、貫通転位を抑える利点も生ずる。
イオードにおいては、活性層251は傾斜した結晶面に
平行な面内に延在され且つ第1導電層と第2導電層25
2に挟まれた構造とされる。活性層252は結晶成長層
243に形成されるが、結晶成長層243に形成される
とは、結晶成長層243に対して半導体層を積層する場
合と、結晶成長層の内部や表面の形成する場合の両方を
含む。
あり、第2導電型はその反対の導電型である。例えば結
晶成長層をシリコンドープの窒化ガリウム系化合物半導
体層によって構成した場合では、n型クラッド層をシリ
コンドープの窒化ガリウム系化合物半導体層によって構
成し、その上にInGaN層を活性層251として形成
し、さらにその上にp型クラッド層としてマグネシウム
ドープの窒化ガリウム系化合物半導体層を形成してダブ
ルヘテロ構造をとることができる。活性層251である
InGaN層をAlGaN層で挟む構造とすることも可
能である。また、活性層251は単一のバルク活性層で
構成することも可能であるが、単一量子井戸(SQW)
構造、二重量子井戸(DQW)構造、多重量子井戸(M
QW)構造などの量子井戸構造を形成したものであって
も良い。量子井戸構造には必要に応じて量子井戸の分離
のために障壁層が併用される。活性層251をInGa
N層とした場合には、特に製造工程上も製造し易い構造
となり、素子の発光特性を良くすることができる。さら
にこのInGaN層は、窒素原子の脱離しにくい構造で
あるS面の上での成長では特に結晶化しやすくしかも結
晶性も良くなり、発光効率を上げることが出来る。
44は活性層251に電流を注入するための電極である
が、本例においては、傾斜した結晶面を有する傾斜結晶
面の表面に被着されて、最終的には発光ダイオード素子
自体が倒置されることから、p電極244は上向きに開
いた反射膜としても機能し、発光ダイオード素子自体が
倒置される構造から光取出し効率の向上を図ることがで
きる。
イオード素子が結晶成長時とは倒置されて配線用基板2
40上に配設される。この時、平坦な下地成長層245
の上面が結晶成長層243の活性層251からの光の光
取出し面250として機能し、p電極244の反射膜と
しての機能も手伝って光取出し効率を高くすることがで
きる。結晶成長層243は選択成長による六角錐形状を
有するが、n電極249側にはバンプ246が配設され
ており、発生した光の光取出し面250として機能する
各素子毎の下地成長層245をほぼ面一にすなわち水平
に同じ高さに保つことができ、さらに接着剤242で周
囲を固めることで結晶成長層243などが傾いてしまう
ような問題も未然に防止できる。
されるため、たとえば欠陥のある素子を実装しないよう
にすることで、画像表示装置の全体に歩留まりは向上す
る。また、バンプ246によって素子は正負一対の電極
が配線用基板240側に集められた構造になり、電極が
光取出しのための面積を減ずることもない。この点から
本例の画像表示装置は高精細なカラー表示が可能であ
り、製造プロセス上も選択成長の利点を巧妙に取り込ん
だものとなっている。
極249やバンプ246などは隣接するダイオード間で
共通としても良く、また、下地成長層245は隣接する
素子間で共通で分離されていない構造であっても良い。
また、本例では、画像表示装置はカラー表示であるとし
たが、2色表示の装置や、RGB以外の発光色の組み合
わせにかかる画像表示装置であっても良い。また、各ダ
イオードを駆動するための選択トランジスタなどを配線
用基板240上に配することも可能である。
て説明したが、これに限定されずに、基板上に倒置され
る素子はトランジスタやその他の半導体素子であっても
良く、このような素子を配した素子実装基板を構成し、
後の工程で画像表示装置やその他の半導体装置を完成さ
せても良い。
ードを用いた構造の装置である。本例の画像表示装置
は、図37に示すように、配線用基板260の基板主面
261上に配線層268、269が形成され、それら配
線層268、269上にはそれぞれバンプ266、26
7が形成され、バンプ266、267の上側にはp電極
264、n電極265を介して結晶成長層263が接続
されている。結晶成長層263は略平板状であり、図示
しない活性層が延在されており、p電極264、n電極
265を活性層を挟む第1導電層、第2導電層に電気的
に接続するように形成した後、倒置され、結晶成長層2
63の下面に位置するp電極264、n電極265がバ
ンプ266、267の上部に接続する。バンプ266、
267の周囲は例1と同様に熱硬化接着剤や紫外線硬化
型接着剤などの接着剤からなる接着剤層262で充填さ
れている。
64、n電極265がバンプ266、267に接続さ
れ、光を発生させる結晶成長層263を水平に同じ高さ
に保つことができ、さらに接着剤層262で周囲を固め
ることで結晶成長層263などが傾いてしまうような問
題も未然に防止できる。また、各発光ダイオード素子は
素子完成後に実装されるため、たとえば欠陥のある素子
を実装しないようにすることで、画像表示装置の全体に
歩留まりは向上する。また、バンプ266、267によ
って素子は正負一対の電極が配線用基板260側に集め
られた構造になり、電極が光取出しのための面積を減ず
ることもない。この点から本実施例の画像表示装置は高
精細なカラー表示が可能である。
8乃至図46を参照しながらその工程順に説明する。
ファイヤ基板からなる成長用基板270が使用され、そ
の成長用基板270上に低温と高温のバッファ層などか
らなる下地成長層271が形成され、その下地成長層2
71を覆ってシリコン酸化膜または窒化膜からなるマス
ク層が形成され、そのマスク層には結晶成長させる領域
に対応して窓領域が形成される。次いで、窓領域からの
選択成長による結晶成長から側面が傾斜したS面で覆わ
れた六角錐形状の結晶成長層272が得られ、この結晶
成長層272に図示しない第1導電層、活性層、および
第2導電層が形成され、さらに、p電極273が例えば
Ni/Pt/Auなどの多層金属膜によって構成され、
n電極274が例えばTi/Al/Pt/Auなどの多
層金属膜によってマスク層を開口した部分に形成され
る。p電極273は例えば蒸着によって形成されるが、
他方のn電極274はリフトオフなどの手法を用いて形
成される。
形成した後、成長用基板270上の下地成長層271は
素子毎に分離される。この素子毎の分離には例えば反応
性イオンエッチングが用いられる。各素子のチップサイ
ズについて、例示すると、素子自体は例えば20ミクロ
ン角程度のサイズであるが、チップのピッチは約25ミ
クロン程度となる。
層275を形成し、この時のレジスト層275の厚みを
p電極273の頂点部分の高さと同程度とする。次いで
レジスト層275の前記n電極274に対応した領域を
開口し、図39に示すように開口部276を当該レジス
ト層275に形成して底部に前記n電極274を臨ませ
る。
プ277をメッキ工程などを利用して形成する。すなわ
ち、このバンプ277はメッキ工程などを利用して形成
される接続部であり、電解もしくは無電解によりCu、
Niなどのバンプを約10ミクロンの高さで形成したも
のであり、その表面は酸化防止のために約0.1ミクロ
ンのAuメッキが施されている。メッキバンプ277の
形成後、図40に示すように、レジスト層275が除去
される。
ように、例えばガラス基板などによって構成される転写
用基板280上に転写材278が塗布されたものを用意
し、先のバンプ277を形成した成長用基板270を転
写用基板280に対向させる。ここで転写材278は粘
着材などであり、次に照射されるレーザー光の波長に対
して吸収の低い材料が好ましい。これはレーザー光によ
るアブレーションが低く、分離した発光素子の位置精度
が良好となるからである。成長用基板270と転写用基
板280の主面同士を対向させたところで、成長用基板
270の裏面すなわち発光素子の裏面からKrFエキシ
マレーザー或いは三倍波YAGレーザーなどのレーザー
光を照射する。このレーザー光の照射によって下地成長
層271と成長用基板270の界面には、窒素が発生
し、発光ダイオードは素子ごと分離される。
各発光ダイオードは、図42に示すように、転写材27
8に埋められながら転写用基板280に一時的に保持さ
れる。このとき、丁度、成長用基板270が剥がれた面
である下地成長層271の上面には、Ga層281が付
着している。この下地成長層271の上面は光取出し面
となることから、Ga層281を除去する必要があり、
エッチングなどが施される。このエッチングはアルカリ
系、もしくは酸系にいずれでも良いが、転写材278の
密着強度が低下することのないようにエッチング液が選
定される。
規則的は配列させて構成されることから、図43に示す
ように、配線用基板の電極ピッチに合わせて、選択的に
転写用基板280から発光素子を取り出す。これは転写
用基板280の基板上に保持された発光ダイオードは同
一で単色の発光波長を有するとの前提によるものであ
り、異なる発光波長の素子を実装するためには、たとえ
ば複数枚の転写用基板280が使用される。本例では、
選択的な発光素子の取り出しのために、吸着ヘッド28
2が使用される。吸着ヘッド282の先端部284に
は、吸引孔283が形成され、先端部284にピッチは
配線用基板の電極ピッチに沿ったものとなっている。吸
着ヘッド282の先端部284は吸引孔283の周囲で
平坦とされ、その平坦な部分に発光素子の光取出し面と
なる下地成長層271の上面が吸着される。この吸着作
業は、個々の素子毎に行うことも可能であるが、本例の
ように、配線用基板の電極ピッチに合わせて複数の発光
素子を同時に吸着させるようにすることもでき、本例を
利用することで製造プロセスを簡略化して製造コストを
低減できる。
発光素子は、図44に示すように、配線用基板290の
ところまで運ばれ、該配線用基板290の主面に垂直な
方向から基板主面に対して各素子が接着される。配線用
基板290の主面には予め配線層291、292が形成
されており、吸着ヘッド282が各素子を配線用基板2
90の主面に圧着した後、開放すると各発光素子は配線
用基板290に仮接着される。配線用基板290の主面
には接着剤293が塗布されており、各素子を配線用基
板290の主面で保持するのに寄与する。ここで接着剤
293は例えば熱硬化型接着剤や紫外線硬化型接着剤で
ある。
送を3原色の各素子について行うと、図45に示す状態
となる。この時点で隣接する素子は発光する光に波長は
異なるものとされる。各素子はバンプ277を用いて基
板主面に対して水平に維持されたまま確実に実装され
る。
出し側である下地成長層271の上面から押し付け、接
着剤293を硬化させる。接着剤293が熱硬化型接着
剤の場合には、加圧ヘッド295としてパルスヒートで
加熱する加熱加圧ヘッドとすることができ、紫外線硬化
型接着剤の場合には加圧しながら配線用基板290の裏
面側から紫外線を照射することが望ましい。または、加
圧ヘッド295をガラスや石英ガラスなどの光透過材料
で構成し、上側から紫外線を照射するようにすることも
できる。
は、配線用基板290の電極ピッチに合わせた複数の発
光素子が一括して配線用基板290の主面に実装される
ため、その製造コストを低減できるとともに短時間での
製造が可能である。また、各素子はバンプ277を用い
て確実に水平に実装され、傾いたりすることもなく、ま
たアライメントのためのマージンも小さくて良くなるこ
とから、高精度に発光素子を配列されることができ、ま
た、バンプ277を用いて確実な電気配線や、光取出し
効率の最大化も図ることができる。
状態で、発光素子の検査を行うことができ、不良な素子
を早期に除去して歩留まりを改善できる。また、Ga層
の除去を配線用基板290への実装前に行うことがで
き、エッチングで配線用基板290を損傷するような問
題も回避できる。
の電極ピッチに合わせて発光素子を形成し、直接配線用
基板に実装する例である。
には配線用基板の電極ピッチに合わせて発光素子が形成
されている。発光素子は前述の実施例と同様に下地成長
層311上に六角錐状の結晶成長層312が形成され、
結晶成長層312上にはp電極313が下地成長層31
1上には更にn電極314が形成され、p電極313と
高さを同程度とするためのバンプ315が形成されてい
る。成長用基板305上には複数の発光素子が形成さ
れ、その間隔が配線用基板301の電極層303、30
2のピッチに対応したものとなっている。
配線用基板301と対向させ、成長用基板305の裏面
からKrFエキシマレーザー或いは三倍波YAGレーザ
ーなどのレーザー光を照射することで、下地成長層31
1と成長用基板305の界面には、窒素が発生し、発光
素子は素子ごと分離され、配線用基板301に保持され
る。
持された状態を示しており、以後、他の波長の発光素子
についても実装を行い、接着剤307を硬化させること
で画像表示装置が完成する。このときGa層316が下
地成長層311の上面に形成されていることから、接着
剤層307が紫外線硬化型の場合では、配線用基板30
1の裏面側から紫外線を照射する。接着剤層307が熱
硬化型の場合では、例3と同じ条件での硬化工程で良
い。接着剤層307が硬化した後でGa層316を除去
することで、配線用基板301へのダメージを著しく低
減できる。
に合わせて選択的にレーザー光を照射して、発光素子を
直接配線用基板に実装する例である。
には発光素子が複数形成されており、発光素子は前述の
例と同様に下地成長層327上に六角錐状の結晶成長層
324が形成され、結晶成長層324上にはp電極32
6が下地成長層327上には更にn電極が形成され、p
電極326と高さを同程度とするためのバンプ325が
形成されている。
321、322が所要のピッチで形成されており、成長
用基板328と配線用基板320が対向して保持された
状態で、配線用基板の電極ピッチに合わせてレーザービ
ームが照射される。成長用基板328の裏面からKrF
エキシマレーザー或いは三倍波YAGレーザーなどのレ
ーザー光を照射することで、下地成長層327と成長用
基板328の界面には、窒素が発生し、発光素子は素子
ごと分離され、配線用基板320に保持されるが、レー
ザービームの照射が電極ピッチに合わせた選択的なもの
であるために、成長用基板328上の全部の発光素子が
分離するわけではなく、配線用基板の電極ピッチに合わ
せた単色の素子だけが確実に転写される。この工程を他
の波長の素子に対して繰り返すことで画像表示装置が完
成する。レーザー光は単一ビームをスキャンする方法
と、単一ビームで成長用基板と配線用基板を移動する方
法とがある。
を図50乃至図54を参照しながら説明する。
には発光素子を構成するように、下地成長層332上に
六角錐状の結晶成長層333が形成され、結晶成長層3
33上にはp電極334が下地成長層332上には更に
n電極が形成され、p電極334と高さを同程度とする
ためのバンプ335が形成されている。成長用基板33
6上には発光素子は配線用基板の電極ピッチに合わせて
離間している。この成長用基板336は転写用基板33
0と対向するように保持され、成長用基板336の裏面
からレーザー光を照射することで、発光素子は素子ごと
分離され、転写用基板330に転写される。転写用基板
330にはこの時シリコーン樹脂などからなる転写材3
31が形成されていて、この転写材331により、発光
素子は素子ごとに保持される。
により、転写用基板330に光取出し面が外側となる形
で保持され、さらに図52に示すように、転写材340
が上面に塗布された第2の転写用基板341が貼り合わ
せられる。この場合において、転写材340は例えば紫
外線硬化型粘着材であり、第2の転写用基板341はガ
ラスもしくは石英ガラスである。
ることで、図53に示すように、発光素子は第2の転写
用基板341に転写される。
42の主面には電極層343、344が所要のピッチで
形成されているところで、第2の転写用基板341と配
線用基板342が対向して保持された、配線用基板の電
極ピッチに合わせてレーザービームが照射される。成長
用基板328の裏面からレーザー光を照射することで、
転写材340のアブレーションにより発光素子は素子ご
と分離され、配線用基板342に保持される。この転写
はレーザービームの照射が電極ピッチに合わせた選択的
なものであるために、成長用基板328上の全部の発光
素子が分離するわけではなく、配線用基板の電極ピッチ
に合わせた単色の素子だけが確実に転写される。この工
程を他の波長の素子に対して繰り返し、配線用基板34
2上の接着剤345を硬化させて画像表示装置が完成す
る。なお、転写材340のアブレーションの残さが発光
素子裏面に付着しているときは洗浄もしくは研磨の工程
を付加する。
の転写用基板350上の転写材351には、発光素子を
構成するように、下地成長層353上に六角錐状の結晶
成長層354が形成され、p電極と高さを同程度とする
ためのバンプ355が形成されているが、第2の転写用
基板350上において、発光素子は配線用基板の電極ピ
ッチに合わせて離間しているのではなく、製造上で便宜
なピッチで配されている。なお、その他の工程において
は例6と実質的に同じである。
用基板350の裏面からレーザー光を選択的に照射する
ことで、転写材351のアブレーションにより発光素子
は素子ごと分離され、配線層362、363を有する配
線用基板360に保持される。この転写はレーザービー
ムの照射が電極ピッチに合わせた選択的なものであるた
めに、全部の発光素子が一度に分離するわけではなく、
配線用基板の電極ピッチに合わせた単色の素子だけが確
実に転写される。この工程を他の波長の素子に対して繰
り返し、配線用基板360上の接着剤361を硬化させ
て画像表示装置が完成する。なお、転写材351のアブ
レーションの残さが発光素子裏面に付着しているときは
洗浄もしくは研磨の工程を付加する。
上下に分けて形成した画像表示装置の例である。本例の
画像表示装置は、図57に示すように、配線用基板37
0の基板主面371上にp電極配線372が形成され、
そのp電極配線372の上端に接続する形で、六角錐形
状の傾斜した傾斜結晶面を有する結晶成長層374がそ
の周囲の接着剤層373に埋め込まれて支持されてい
る。結晶成長層374には図示しない第1導電層、活性
層、第2導電層が形成されており、この結晶成長層37
4は結晶成長時とは倒置した形で接着剤層373に支持
されている。結晶成長層374の傾斜結晶面に平行な面
にはp電極375が形成されており、結晶成長層374
の上側には、結晶成長時に用いた平板状の下地成長層3
76が存在し、この下地成長層376の上面側が光取り
出し面377とされ、この下地成長層376の光取り出
し面377において、発光領域となる第1導電層、活性
層、第2導電層の積層部とは基板主面371の法線方向
で重ならない下地成長層376の角部にはn電極配線3
78が形成され電気的に接続されている。このn電極配
線378の一部は前記接着剤層373上にも延在されて
おり、たとえば樹脂層からなる接着剤層373が硬化し
た後、n電極配線378が所要のパターンに形成され
る。n電極配線378はポリイミドなどの樹脂層からな
る保護層379によって被覆されている。
n電極の双方が結晶成長面側に存在する発光素子とは異
なり、少なくともn電極配線378は下地成長層376
の光取り出し面377側に位置するために、配線の分だ
け発光素子のチップサイズを小さくすることができる。
また、n電極配線378とp電極配線372は結晶成長
層374について上下に分けて形成され、3次元的に離
れることになるので、短絡することがなくなり、配線幅
を広く形成することが可能になる。したがって、配線の
形成も容易に行うことができる。
にAuのコートをしたものとして説明したが、半田バン
プによる接続であっても良い。発光素子の電極上のバン
プは半田メッキ、もしくは半田蒸着によって形成され、
配線用基板に保持される接着剤の代わりにフラックスを
用いて、配線用基板に予め塗布しておくことができる。
発光素子はそのフラックスの粘着性により配線用基板上
に保持される。3色の発光素子が剥離・転写されたら、
配線用基板を一括してリフローして配線用基板と発光素
子を接続しても良い。この時は配線用基板はリフロー炉
に入れることになるので、ガラス基板を使用する。接続
後はフラックス洗浄を行い、封止材をチップと配線用基
板の間に入れて、封止材を硬化させる。半田を用いた接
続の場合は、接続抵抗が低抵抗になり、半田溶融時のセ
ルフアライメントにより発光素子のアライメント精度が
改善され、画素ピッチが配線電極のパターニング精度と
一致するようになるので、画素ピッチが一定になり、画
像表示装置は高精細なものとなる。発光素子の修理をす
る場合は封止材の注入前に発光素子の点灯検査を行い、
不良が発生した場合にはその発光素子の局部加熱によ
り、半田バンプを溶融して修理をする。
イオード(LED)、半導体レーザーなどの発光素子を
用いた表示装置(ディスプレイ装置)であれば良く、発
光素子が配線用基板上に配列されて、他の電子機器など
に組み込まれる構造のものから、更に例示的には、テレ
ビジョン受像機、ビデオ再生装置、コンピュータのなど
の電子機器のモニター、ゲーム機器の出力装置、電子家
電などのモニターなどを含み、また、比較的小さいなサ
イズのものでは、自動車搭載型案内装置、携帯電話、携
帯情報端末、録画装置や監視装置などのモニター画面な
どであっても良い。
れば、解像度や画質、発光効率などの諸特性に優れ、且
つ大画面化が容易で、製造コストの低減も実現できる画
像表示装置を得ることができる。特に、本発明の画像表
示装置によれば、発光素子が一個の素子の占有面積が2
5μm2以上で10000μm2以下とされた微細なサ
イズであるために、発光素子自体を高密度に配線用基板
に配設することが可能であり、また、個々の発光素子を
完成させた後に配線用基板に対して実装するために歩留
りは良好であり、大画面化する場合でもその画面全体に
亘るミクロンオーダーの厳格なプロセス管理などは不要
となる。
よれば、発光素子自体を高密度に配線用基板に配設する
ことが容易に実現され、一時保持用基板やエネルギービ
ームを活用することで、微小な素子を転写しながら配線
用基板の所要の位置に実装することができる。
成装置の製造方法によれば、一時保持用部材に素子を保
持させた時点で既に、素子間の距離が大きくされ、その
広がった間隔を利用して比較的サイズの電極パッドなど
を設けることが可能となる。それら比較的サイズの大き
な電極パッドを利用した配線が行われるために、素子サ
イズに比較して最終的な装置のサイズが著しく大きな場
合であっても容易に配線を形成できる。
成装置の製造方法によれば、発光素子の周囲が硬化した
接着剤層で被覆され平坦化によって精度良く電極パッド
を形成できるとともに素子に比べて広い領域に電極パッ
ドを延在でき、次の第二転写工程での転写を吸着治具で
進める場合には取り扱いが容易になる。また、発光ダイ
オードの一時保持用部材への転写には、GaN系材料が
サファイヤとの界面で金属のGaと窒素に分解すること
を利用して、比較的簡単に剥離できる。
形成装置の製造方法によれば、同じ転写倍率を意図する
場合においては、第一転写工程と第二転写工程の拡大率
をn倍、m倍とすると、1回でそれだけ拡大する場合に
比べて、(n+m)2=n2+2nm+m2であること
から、必ず2nm回だけ転写回数を減らすことができる
ことになる。従って、製造工程も回数分だけ時間や経費
の節約となり、特に拡大率の大きい場合に有益となる。
とは倒置されて配線用基板上に配設される本発明の画像
表示装置においては、平坦な下地成長層の上面が光の光
取出し面として機能し、p電極の反射膜としての機能も
手伝って光取出し効率を高くすることができる。結晶成
長層は選択成長により例えば六角錐形状を有するが、n
電極側にはバンプが配設されており、各素子毎の下地成
長層および結晶成長層を水平に同じ高さに保つことがで
き、さらに接着剤で周囲を固めることで結晶成長層など
が傾いてしまうような問題も未然に防止できる。
されるため、たとえば欠陥のある素子を実装しないよう
にすることで、画像表示装置の全体に歩留まりは向上す
る。また、バンプによって素子は正負一対の電極が配線
用基板側に集められた構造になり、電極が光取出しのた
めの面積を減ずることもない。この点から本実施例の画
像表示装置は高精細なカラー表示が可能であり、製造プ
ロセス上も選択成長の利点を巧妙に取り込んだものとな
っている。
ては、配線用基板の電極ピッチに合わせた複数の発光素
子が一括して配線用基板の主面に実装されるため、その
製造コストを低減できるとともに短時間での製造が可能
である。また、各素子はバンプを用いて確実に水平に実
装され、傾いたりすることもなく、またアライメントの
ためのマージンも小さくて良くなることから、高精度に
発光素子を配列されることができ、また、バンプを用い
て確実な電気配線や、光取出し効率の最大化も図ること
ができる。
部のレイアウト図である。
部のレイアウト図である。
路図である。
造方法における結晶層の形成工程を示す工程図である。
造方法における分離溝の形成工程を示す工程図である。
造方法における一時保持用基板の圧着工程を示す工程図
である。
造方法におけるエネルギービームの照射工程を示す工程
図である。
造方法における素子形成用基板の剥離工程を示す工程図
である。
造方法における発光素子の吸着工程を示す工程図であ
る。
製造方法における発光素子の分離工程を示す工程図であ
る。
製造方法における発光素子の実装直前の状態を示す工程
図である。
製造方法における発光素子の実装後の状態を示す工程図
である。
式図である。
す模式図である。
間引き転写を示す模式図である。
樹脂形成チップを示す概略斜視図である。
樹脂形成チップを示す概略平面図である。
れる発光素子の例を示す図であって、(a)断面図と
(b)平面図である。
ける第一転写工程の工程断面図である。
ける電極パッド形成工程の工程断面図である。
ける他の電極パッド形成工程の工程断面図である。
ける吸着工程の工程断面図である。
ける第二転写工程の工程断面図である。
ける絶縁層の形成工程の工程断面図である。
ける配線形成工程の工程断面図である。
における薄膜トランジスタの形成工程の工程断面図であ
る。
における第一転写工程の工程断面図である。
における一時保持用部材での保持状態を示す工程断面図
である。
における一時保持用部材から第二の一時保持用部材への
転写工程の工程断面図である。
における第二の一時保持用部材での保持状態を示す工程
断面図である。
における液晶パネルとして対向基板を形成して液晶を封
入した状態を示す工程断面図である。
る。
画像表示装置の第1の例を示す要部の断面図である。
ダイオードを示す図であって、素子の断面図(A)及び
素子の平面図(B)である。
である。
ける結晶成長層の形成工程及び電極形成工程を示す工程
断面図である。
けるレジスト層の形成工程を示す工程断面図である。
におけるバンプの形成工程を示す工程断面図である。
におけるエネルギービームの照射工程を示す工程断面図
である。
における一時保持用基板への転写工程を示す工程断面図
である。
における発光素子の吸着工程を示す工程断面図である。
における発光素子の実装工程を示す工程断面図である。
における発光素子の実装後の状態を示す工程断面図であ
る。
における発光素子の加圧工程を示す工程断面図である。
におけるエネルギービームの照射工程を示す工程断面図
である。
における発光素子の実装工程を示す工程断面図である。
におけるエネルギービームの照射工程を示す工程断面図
である。
におけるエネルギービームの照射工程を示す工程断面図
である。
における転写工程を示す工程断面図である。
における第2転写工程を示す工程断面図である。
における第2転写工程後の状態を示す工程断面図であ
る。
における実装工程時の状態を示す工程断面図である。
における発光素子形成時の状態を示す工程断面図であ
る。
におけるエネルギー照射を伴う実装工程を示す工程断面
図である。
ある。
イオード PT 電流保持回路 32、33 トランジスタ 34 容量 51 サファイヤ基板 52 第2導電型クラッド層 53 活性層 54 第1導電型クラッド層 55 n型電極 56 p型電極 57 分離溝 60 一時保持用基板 70 吸着用治具 81 配線電極 90、90a、90c、121、161 第一基板 91、91a、91c、123、165 一時保持用部
材 95、140、168 第二基板 92、101 素子 122 発光ダイオード 164 薄膜トランジスタ 240、260、290、301、320、342、3
60、370 配線用基板 243、263、272、312、324、333、3
54、374 結晶成長層 270、300、328、336 成長用基板 244、264、273、313、326、375 p
電極 245、271、311、327、332、353 下
地結晶層 249、265、274、314 n電極 246、266、267、277、315、325、3
35、355 バンプ 280、330、341、350 転写用基板 282 吸着ヘッド
Claims (53)
- 【請求項1】 複数の発光素子が配列され所要の画像信
号に対応して画像を表示する画像表示装置において、一
個の前記発光素子の占有面積が25μm2以上で100
00μm2以下とされ、前記各発光素子はそれぞれ配線
用基板に実装されたものであることを特徴とする画像表
示装置。 - 【請求項2】 各発光素子の占有面積に対する当該画像
表示装置上の一画素分の占有面積の比が10以上400
00以下であることを特徴とする請求項1記載の画像表
示装置。 - 【請求項3】 各発光素子の占有面積に対する当該画像
表示装置上の一画素分の占有面積の比が10以上100
00以下であることを特徴とする請求項2記載の画像表
示装置。 - 【請求項4】 前記発光素子は窒化物半導体発光素子、
砒化物半導体発光素子、および燐化物半導体発光素子か
ら選ばれた素子からなることを特徴とする請求項1記載
の画像表示装置。 - 【請求項5】 前記発光素子は互いに波長を異ならせた
3つの発光素子の組からなる画素を構成することを特徴
とする請求項1記載の画像表示装置。 - 【請求項6】 前記発光素子に電気的に接続され該発光
素子を流れる電流保持するための電流保持回路が各素子
毎に形成されることを特徴とする請求項1記載の画像表
示装置。 - 【請求項7】 前記電流保持回路は個別のチップ状に形
成され且つ各発光素子と同様に前記配線用基板に実装さ
れたものであることを特徴とする請求項1記載の画像表
示装置。 - 【請求項8】 前記電流保持回路を形成した前記電流保
持回路のチップと前記発光素子は略同一のサイズを有す
ることを特徴とする請求項7記載の画像表示装置。 - 【請求項9】 複数の発光素子が配列され所要の画像信
号に対応して画像を表示する画像表示装置の製造方法に
おいて、所要の配線をマトリクス状に配設した配線用基
板を用意すると共に、個別のチップに分離された一個の
素子占有面積が25μm2以上で10000μm2以下
とされる複数の発光素子を用意し、該発光素子を前記配
線に接続するように実装して画像表示装置を構成するこ
とを特徴とする画像表示装置の製造方法。 - 【請求項10】 所要の素子形成用基板上に半導体層を
積層し、該半導体層に前記複数の発光素子を並べて形成
した後、各発光素子毎に分離し、その分離した各発光素
子を前記配線用基板に実装することを特徴とする請求項
9記載の画像表示装置の製造方法。 - 【請求項11】 前記発光素子の素子間の領域に前記素
子形成用基板の基板表面に達する溝を各発光素子を囲む
ように形成し、該溝に囲まれた各発光素子を前記素子形
成用基板から分離させ、その分離された各発光素子を前
記配線用基板に実装することを特徴とする請求項10記
載の画像表示装置の製造方法。 - 【請求項12】 前記分離された各発光素子の前記配線
用基板への実装は吸着用治具に発光素子の表面または裏
面を吸着させながら前記配線用基板に素子毎に搭載する
ことで行うことを特徴とする請求項10記載の画像表示
装置の製造方法。 - 【請求項13】 前記各発光素子の前記素子形成用基板
からの分離は、該素子形成用基板の裏面からのエネルギ
ービームの照射を利用することを特徴とする請求項10
記載の画像表示装置の製造方法。 - 【請求項14】 前記素子形成用基板の裏面からのエネ
ルギービームの照射前に、前記素子形成用基板上の各発
光素子を一時保持用基板に保持させ、前記エネルギービ
ームの照射後に各発光素子を前記素子形成用基板から分
離させ、各発光素子を前記一時保持用基板に保持させる
ことを特徴とする請求項13記載の画像表示装置の製造
方法。 - 【請求項15】 前記一時保持用基板は全面に粘着材が
形成され、その粘着材に前記発光素子の表面が一時的に
保持されることを特徴とする請求項14記載の画像表示
装置の製造方法。 - 【請求項16】 前記分離された各発光素子の前記配線
用基板への実装は前記発光素子表面の電極部分を前記配
線用基板上の導電材に圧着することで行うことを特徴と
する請求項10記載の画像表示装置の製造方法。 - 【請求項17】 所要の基板上に半導体層を積層し、該
半導体層に複数の発光素子を並べて形成した後、各発光
素子毎に分離すると共に各発光素子を前記基板からも分
離することを特徴とする発光素子の製造方法。 - 【請求項18】 前記各発光素子と前記基板と間の分離
は、該基板の裏面からのエネルギービームの照射を利用
することを特徴とする請求項17記載の発光素子の製造
方法。 - 【請求項19】 前記エネルギービームの照射前に、前
記各発光素子を一時保持用基板に保持させ、前記エネル
ギービームの照射後に各発光素子を前記基板から分離さ
せ、各発光素子を前記一時保持用基板に保持させること
を特徴とする請求項17記載の発光素子の製造方法。 - 【請求項20】 前記一時保持用基板は全面に粘着材が
形成され、その粘着材に前記発光素子の表面が一時的に
保持されることを特徴とする請求項19記載の発光素子
の製造方法。 - 【請求項21】 第一基板上に配列された複数の素子を
第二基板上に配列する素子の配列方法において、前記第
一基板上で前記素子が配列された状態よりは離間した状
態となるように前記素子を転写して一時保持用部材に該
素子を保持させる第一転写工程と、前記一時保持用部材
に保持された前記素子をさらに離間して前記第二基板上
に転写する第二転写工程を有することを特徴とする素子
の配列方法。 - 【請求項22】 前記第一転写工程で離間させる距離が
前記第一基板上に配列された素子のピッチの略整数倍に
なっており且つ前記第二転写工程で離間させる距離が前
記第一転写工程で前記一時保持用部材に配列させた素子
のピッチの略整数倍になっていることを特徴とする請求
項21記載の素子の配列方法。 - 【請求項23】 前記第一転写工程後に素子を樹脂で固
める工程と、前記素子の電極を該樹脂上に形成する工程
と、前記樹脂をダイシングする工程を有することを特徴
とする請求項21記載の素子の配列方法。 - 【請求項24】 前記第一基板から選択的に転写される
前記素子は、前記第一基板と前記一時保持用部材と対峙
した時に離間させる距離に存在する前記素子であること
を特徴とする請求項21記載の素子の配列方法。 - 【請求項25】 前記一時保持用部材から選択的に転写
される前記素子は、前記一時保持用部材と前記第二基板
と対峙した時に離間させる距離に存在する前記素子であ
ることを特徴とする請求項21記載の素子の配列方法。 - 【請求項26】 前記第二基板上では、異なる前記一時
保持用部材から転写された素子が隣に位置することを特
徴とする請求項21記載の素子の配列方法。 - 【請求項27】 前記第一基板から前記一時保持用部材
への転写および前記一時保持用部材から前記第二基板へ
の転写は機械的手段または光学的手段の少なくとも一方
を用いて行われることを特徴とする請求項21記載の素
子の配列方法。 - 【請求項28】 前記機械的手段は各素子に力学的エネ
ルギーを加えながら選択的に素子を転写できる手段であ
ることを特徴とする請求項27記載の素子の配列方法。 - 【請求項29】 前記機械的手段は前記素子を選択的に
吸着することで該素子を転写できる手段であることを特
徴とする請求項27記載の素子の配列方法。 - 【請求項30】 前記光学的手段は各素子に光照射によ
る光エネルギーを加えながら選択的に転写することを特
徴とする請求項27記載の素子の配列方法。 - 【請求項31】 前記第一基板は透光性であることを特
徴とする請求項30記載の素子の配列方法。 - 【請求項32】 前記素子は窒化物半導体を用いた半導
体素子であり、前記光照射はレーザービームであること
を特徴とする請求項31記載の素子の配列方法。 - 【請求項33】 前記素子は発光素子、液晶制御素子、
光電変換素子、圧電素子、薄膜トランジスタ素子、薄膜
ダイオード素子、抵抗素子、スイッチング素子、微小磁
気素子、微小光学素子から選ばれた素子若しくはその部
分であることを特徴とする請求項21記載の素子の配列
方法。 - 【請求項34】 前記素子は前記第一基板上に作成され
ることを特徴とする請求項21記載の素子の配列方法。 - 【請求項35】 前記一時保持用部材に前記素子が保持
された状態で、配線の一部が前記素子に形成されること
を特徴とする請求項21記載の素子の配列方法。 - 【請求項36】 前記配線の一部は電極パッドであるこ
とを特徴とする請求項21記載の素子の配列方法。 - 【請求項37】 発光素子若しくは液晶制御素子をマト
リクス状に配置した画像表示装置の製造方法において、
第一基板上で発光素子若しくは液晶制御素子が配列され
た状態よりは離間した状態となるように前記発光素子若
しくは液晶制御素子を転写して一時保持用部材に前記発
光素子若しくは液晶制御素子を保持させる第一転写工程
と、前記一時保持用部材に保持された前記発光素子若し
くは液晶制御素子をさらに離間して第二基板上に転写す
る第二転写工程と、前記各発光素子若しくは液晶制御素
子に接続させる配線を形成する配線形成工程とを有する
ことを特徴とする画像表示装置の製造方法。 - 【請求項38】 前記発光素子若しくは前記液晶制御素
子は異なる波長に対応する複数の素子の組み合わせが1
つの画素を形成するものとされることを特徴とする請求
項37記載の画像表示装置の製造方法。 - 【請求項39】 前記一時保持用部材に前記発光素子若
しくは液晶制御素子が保持された状態で、電極パッドが
前記発光素子若しくは液晶制御素子に形成され、前記配
線形成工程では前記電極パッドに配線がなされることを
特徴とする請求項37記載の画像表示装置の製造方法。 - 【請求項40】 複数の発光素子を配線用基板の基板主
面上に配列して実装した構造を有する画像表示装置にお
いて、前記発光素子の結晶成長によって形成される結晶
成長層が前記基板主面の法線方向において結晶成長時と
は倒置されて前記配線用基板に実装されることを特徴と
する画像表示装置。 - 【請求項41】 前記発光素子は結晶成長時の基板側
が光取り出し窓となる結晶成長層を有し、前記発光素子
は前記配線用基板に実装される前に成長用基板から分離
されることを特徴とする請求項40記載の画像表示装
置。 - 【請求項42】 前記発光素子は基板主面に対して傾斜
した傾斜結晶面を有する前記結晶成長層に第1導電層、
活性層、及び第2導電層が形成され、前記第1導電層と
接続される第1電極と、前記第2導電層と接続する第2
電極は成長用基板からの高さがほぼ同程度とされること
を特徴とする請求項40記載の画像表示装置。 - 【請求項43】 前記発光素子は基板主面に対して傾斜
した傾斜結晶面を有する前記結晶成長層に第1導電層、
活性層、及び第2導電層が形成され、前記第1導電層と
接続される第1電極と、前記第2導電層と接続する第2
電極は前記基板主面の法線方向において前記結晶成長層
を挟んでそれぞれ分けられて形成されることを特徴とす
る請求項40記載の画像表示装置。 - 【請求項44】 前記結晶成長層は選択成長により形成
されたウルツ鉱型の窒化物半導体からなることを特徴と
する請求項40記載の画像表示装置。 - 【請求項45】 前記結晶成長層は選択成長により形成
された六角錐形状若しくは六角台形状からなることを特
徴とする請求項40記載の画像表示装置。 - 【請求項46】 成長用基板上に選択成長により基板側
が開いた形状となる結晶成長層を形成し、該結晶成長層
に第1導電層、活性層、及び第2導電層を形成して発光
素子を構成し、前記第1導電層と接続する第1電極と、
前記第2導電層と接続する第2電極を成長用基板からの
高さがほぼ同程度となるように形成し、前記結晶成長層
を前記成長用基板から分離して配線用基板に倒置して実
装することを特徴とする画像表示装置の製造方法。 - 【請求項47】 前記第1及び第2電極の少なくとも一
方には接続部材が両者の高さがほぼ同程度となるように
接続されることを特徴とする請求項46記載の画像表示
装置の製造方法。 - 【請求項48】 前記配線用基板への実装は吸着用治具
に発光素子の表面または裏面を吸着させながら前記配線
用基板に素子毎に搭載することで行うことを特徴とする
請求項46記載の画像表示装置の製造方法。 - 【請求項49】 前記各発光素子の前記成長用基板から
の分離は、該成長用基板の裏面からのエネルギービーム
の照射を利用することを特徴とする請求項46記載の画
像表示装置の製造方法。 - 【請求項50】 前記各発光素子を分離するためのエネ
ルギービームの照射は、各発光素子に対して選択的に行
われることを特徴とする請求項49記載の画像表示装置
の製造方法。 - 【請求項51】 前記成長用基板の裏面からのエネルギ
ービームの照射前に、前記素子形成用基板上の各発光素
子を転写用基板に保持させ、前記エネルギービームの照
射後に各発光素子を前記成長用基板から分離させ、各発
光素子を前記転写用基板に保持させることを特徴とする
請求項49記載の画像表示装置の製造方法。 - 【請求項52】 複数の素子を配線用基板の基板主面上
に配列して実装した構造を有する素子実装基板におい
て、前記素子の結晶成長によって形成される結晶成長層
が前記基板主面の法線方向において結晶成長時とは倒置
されて前記配線用基板に実装されていることを特徴とす
る素子実装基板。 - 【請求項53】 各素子の前記結晶成長層の傾斜した傾
斜結晶面以外の平坦面は基板表面上ほぼ面一となるよう
に実装されることを特徴とする請求項52記載の素子実
装基板。
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