JP7292138B2

JP7292138B2 - 表示装置のリペアシステム

Info

Publication number: JP7292138B2
Application number: JP2019135528A
Authority: JP
Inventors: 雅延池田; 耀博小川; 義典青木; 康弘金谷
Original assignee: Japan Display Inc
Current assignee: Japan Display Inc
Priority date: 2019-07-23
Filing date: 2019-07-23
Publication date: 2023-06-16
Anticipated expiration: 2039-07-23
Also published as: TWI792022B; TW202121365A; JP2021018386A; CN112309269A

Description

本発明は、表示装置のリペアシステムに関する。

近年、表示素子として無機発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏＬＥＤ））、すなわち無機発光素子を用いた無機ＥＬディスプレイが注目されている。例えば特許文献１には、無機発光素子の点灯検査を行うための検査治具が記載されている。

中国特許出願公開第１０９６８６８２８号明細書

無機発光素子をアレイ基板上に実装する際に、アレイ基板上の電極と、無機発光素子との接続不良が発生する可能性がある。表示装置のリペアシステムは、接続不良の無機発光素子の検出、及び、検出された接続不良の無機発光素子を良品にすることが要求される。

本発明は、上記の課題に鑑みてなされたもので、無機発光素子の接続不良を低減することができる表示装置のリペアシステムを提供することを目的とする。

本開示の一態様による表示装置のリペアシステムは、アレイ基板と、前記アレイ基板に配列された複数の無機発光素子とを有する表示装置のリペアシステムであって、複数の前記無機発光素子を挟んで前記アレイ基板と対向する検査用基板と、前記検査用基板の、前記アレイ基板と対向する面に設けられ、複数の前記無機発光素子と電気的に接続される検査用電極と、前記検出用基板を複数の前記無機発光素子に向けて加圧するプレス装置と、複数の前記無機発光素子のそれぞれの点灯状態を判断する制御回路と、を有する。

図１は、第１実施形態に係る表示装置の構成例を示す平面図である。図２は、複数の画素を示す平面図である。図３は、表示装置の画素回路の構成例を示す回路図である。図４は、図１のＩＶ－ＩＶ’断面図である。図５は、第１実施形態に係る発光素子の構成例を示す断面図である。図６は、第１実施形態に係る発光素子の積層方法を説明する図である。図７は、第１実施形態のリペアシステムの構成例を示すブロック図である。図８は、第１実施形態のリペアシステムのリペア方法を示すフローチャートである。図９は、第１実施形態に係る検査用基板及び加圧装置を示す断面図である。図１０は、第１実施形態に係る発光素子の構成例を示す平面図である。図１１は、第１実施形態の第１変形例に係る発光素子を示す平面図である。図１２は、第１実施形態の第２変形例に係る発光素子を示す平面図である。図１３は、第１実施形態のリペアシステムのリペア方法を説明するための説明図である。図１４は、第１実施形態の第３変形例に係るリペアシステムのリペア方法を説明するための説明図である。図１５は、第１実施形態の第４変形例に係る検査用基板及び加圧装置を示す断面図である。図１６は、第２実施形態に係るリペアシステムの検査用基板を示す断面図である。図１７は、第３実施形態に係る発光素子の積層方法を説明する図である。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

（第１実施形態）
図１は、第１実施形態に係る表示装置の構成例を示す平面図である。図１に示すように、表示装置１は、アレイ基板２と、画素Ｐｉｘと、駆動回路１２と、駆動ＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）２１０と、カソード配線６０と、を含む。アレイ基板２は、各画素Ｐｉｘを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも呼ばれる。アレイ基板２は、基板２０、複数のトランジスタ、複数の容量及び各種配線等を有する。

図１に示すように、表示装置１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素Ｐｉｘが配置される領域であり、画像を表示する領域である。周辺領域ＧＡは、複数の画素Ｐｉｘと重ならない領域であり、表示領域ＡＡの外側に配置される。

複数の画素Ｐｉｘは、基板２０の表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。なお、第１方向Ｄｘ及び第２方向Ｄｙは、アレイ基板２の基板２０の第１面２０ａ（図４参照）に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、例えば、基板２０の法線方向に対応する。以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。

駆動回路１２は、基板２０の周辺領域ＧＡに設けられる。駆動回路１２は、駆動ＩＣ２１０からの各種制御信号に基づいて複数のゲート線（例えば、発光制御走査線ＢＧ、リセット制御走査線ＲＧ、初期化制御走査線ＩＧ及び書込制御走査線ＳＧ（図３参照））を駆動する回路である。駆動回路１２は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号を供給する。これにより、駆動回路１２は、ゲート線に接続された複数の画素Ｐｉｘを選択する。

駆動ＩＣ２１０は、表示装置１の表示を制御する回路である。駆動ＩＣ２１０は、基板２０の周辺領域ＧＡにＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）として実装されてもよい。これに限定されず、駆動ＩＣ２１０は、基板２０の周辺領域ＧＡに接続された配線基板の上にＣＯＦ（ＣｈｉｐＯｎＦｉｌｍ）として実装されてもよい。なお、基板２０に接続される配線基板は、例えば、フレキシブルプリント基板やリジット基板である。

カソード配線６０は、基板２０の周辺領域ＧＡに設けられる。カソード配線６０は、表示領域ＡＡの複数の画素Ｐｉｘ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。複数の発光素子５（図４参照）のカソード（カソード電極１１４（図５参照））は、共通のカソード配線６０に接続され、固定電位（例えば、グランド電位）が供給される。より具体的には、発光素子５のカソード電極１１４は、アレイ基板２上の対向カソード電極６１を介して、カソード配線６０に接続される。なお、カソード配線６０は、一部にスリットを有し、基板２０上において、２つの異なる配線で形成されてもよい。

図２は、複数の画素を示す平面図である。図２に示すように、１つの画素Ｐｉｘは、複数の画素ＳＰｉｘを含む。例えば、画素Ｐｉｘは、第１画素ＳＰｉｘＲと、第２画素ＳＰｉｘＧと、第３画素ＳＰｉｘＢとを有する。第１画素ＳＰｉｘＲは、第１色としての原色の赤色を表示する。第２画素ＳＰｉｘＧは、第２色としての原色の緑色を表示する。第３画素ＳＰｉｘＢは、第３色としての原色の青色を表示する。

図２に示すように、１つの画素Ｐｉｘにおいて、第１画素ＳＰｉｘＲと第３画素ＳＰｉｘＢは第１方向Ｄｘで並ぶ。また、第２画素ＳＰｉｘＧと第３画素ＳＰｉｘＢは第２方向Ｄｙで並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。以下において、第１画素ＳＰｉｘＲと、第２画素ＳＰｉｘＧと、第３画素ＳＰｉｘＢとをそれぞれ区別する必要がない場合、画素ＳＰｉｘという。

なお、１つの画素Ｐｉｘに含まれる画素ＳＰｉｘは３つに限らず、４以上の画素ＳＰｉｘが対応づけられていてもよい。例えば、第４色として白色が対応付けられた第４画素ＳＰｉｘＷが含まれてもよい。また、複数の画素ＳＰｉｘの配置は、図２に示す構成に限定されない。例えば、第１画素ＳＰｉｘＲは第２画素ＳＰｉｘＧと第１方向Ｄｘに隣り合っていてもよい。また、第１画素ＳＰｉｘＲ、第２画素ＳＰｉｘＧ、及び、第３画素ＳＰｉｘＢが、この順で第１方向Ｄｘに繰り返し配列されてもよい。

画素ＳＰｉｘは、それぞれ発光素子５を有する。表示装置１は、第１画素ＳＰｉｘＲ、第２画素ＳＰｉｘＧ及び第３画素ＳＰｉｘＢにおいて、発光素子５Ｒ、５Ｇ、５Ｂごとに異なる光を出射することで画像を表示する。発光素子５は、平面視で、数μｍ以上、３００μｍ以下程度の大きさを有する無機発光ダイオード（ＬＥＤ：ＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）チップである。一般的には、一つのチップサイズが１００μｍ以上の素子がミニＬＥＤ（ｍｉｎｉＬＥＤ）と呼ばれ、数μｍ以上１００μｍ未満のサイズの素子がマイクロＬＥＤ（ｍｉｃｒｏＬＥＤ）と呼ばれる。本発明ではいずれのサイズのＬＥＤも用いることができ、表示装置１の画面サイズ（一画素の大きさ）に応じて使い分ければよい。各画素にマイクロＬＥＤ（ｍｉｃｒｏＬＥＤ）を備える表示装置は、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、発光素子５の大きさを限定するものではない。

図３は、表示装置の画素回路の構成例を示す回路図である。図３に示す画素回路ＰＩＣＡは、第１画素ＳＰｉｘＲ、第２画素ＳＰｉｘＧ及び第３画素ＳＰｉｘＢのそれぞれに設けられる。画素回路ＰＩＣＡは、基板２０に設けられ、駆動信号（電流）を発光素子５に供給する回路である。なお、図３において、画素回路ＰＩＣＡについての説明は、第１画素ＳＰｉｘＲ、第２画素ＳＰｉｘＧ及び第３画素ＳＰｉｘＢのそれぞれが有する画素回路ＰＩＣＡに適用できる。

図３に示すように、画素回路ＰＩＣＡは、発光素子５と、５つのトランジスタと、２つの容量と、を含む。具体的には、画素回路ＰＩＣＡは、発光制御トランジスタＢＣＴ、初期化トランジスタＩＳＴ、書込トランジスタＳＳＴ、リセットトランジスタＲＳＴ及び駆動トランジスタＤＲＴを含む。一部のトランジスタは、隣接する複数の画素ＳＰｉｘで共有されていてもよい。

画素回路ＰＩＣＡが有する複数のトランジスタは、それぞれｎ型ＴＦＴ（Thin Film Transistor）で構成される。ただし、これに限定されず、各トランジスタは、それぞれｐ型ＴＦＴで構成されてもよい。

発光制御走査線ＢＧは、発光制御トランジスタＢＣＴのゲートに接続される。初期化制御走査線ＩＧは、初期化トランジスタＩＳＴのゲートに接続される。書込制御走査線ＳＧは、書込トランジスタＳＳＴのゲートに接続される。リセット制御走査線ＲＧは、リセットトランジスタＲＳＴのゲートに接続される。

発光制御走査線ＢＧ、初期化制御走査線ＩＧ、書込制御走査線ＳＧ及びリセット制御走査線ＲＧは、それぞれ、駆動回路１２（図１参照）に接続される。駆動回路１２は、発光制御走査線ＢＧ、初期化制御走査線ＩＧ、書込制御走査線ＳＧ及びリセット制御走査線ＲＧに、それぞれ、発光制御信号Ｖｂｇ、初期化制御信号Ｖｉｇ、書込制御信号Ｖｓｇ及びリセット制御信号Ｖｒｇを供給する。

駆動ＩＣ２１０（図１参照）は、第１画素ＳＰｉｘＲ、第２画素ＳＰｉｘＧ及び第３画素ＳＰｉｘＢのそれぞれの画素回路ＰＩＣＡに、時分割で映像信号Ｖｓｉｇを供給する。第１画素ＳＰｉｘＲ、第２画素ＳＰｉｘＧ及び第３画素ＳＰｉｘＢの各列と、駆動ＩＣ２１０との間には、マルチプレクサ等のスイッチ回路が設けられる。映像信号Ｖｓｉｇは、映像信号線Ｌ２を介して書込トランジスタＳＳＴに供給される。また、駆動ＩＣ２１０は、リセット信号線Ｌ３を介して、リセット電源電位ＶｒｓｔをリセットトランジスタＲＳＴに供給する。駆動ＩＣ２１０は、初期化信号線Ｌ４を介して、初期化電位Ｖｉｎｉを初期化トランジスタＩＳＴに供給する。

発光制御トランジスタＢＣＴ、初期化トランジスタＩＳＴ、書込トランジスタＳＳＴ、及びリセットトランジスタＲＳＴは、２ノード間の導通と非導通とを選択するスイッチング素子として機能する。駆動トランジスタＤＲＴは、ゲートとドレインとの間の電圧に応じて、発光素子５に流れる電流を制御する電流制御素子として機能する。

発光素子５のカソード（カソード電極１１４）は、カソード電源線Ｌ１０に接続される。また、発光素子５のアノード（アノード電極１１０）は、駆動トランジスタＤＲＴ及び発光制御トランジスタＢＣＴを介してアノード電源線Ｌ１に接続される。アノード電源線Ｌ１には、アノード電源電位ＰＶＤＤが供給される。カソード電源線Ｌ１０には、カソード電源電位ＰＶＳＳが供給される。アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳよりも高い電位である。カソード電源線Ｌ１０は、カソード配線６０を含む。

また、画素回路ＰＩＣＡは、容量Ｃｓ１及び容量Ｃｓ２を含む。容量Ｃｓ１は、駆動トランジスタＤＲＴのゲートとソースとの間に形成される保持容量である。容量Ｃｓ２は、駆動トランジスタＤＲＴのソース及び発光素子５のアノードと、カソード電源線Ｌ１０との間に形成される付加容量である。

表示装置１は、１行目の画素ＳＰｉｘから最終行の画素ＳＰｉｘまで駆動を行い１フレーム分の画像を１フレーム期間に表示する。

リセット期間では、発光制御走査線ＢＧ及びリセット制御走査線ＲＧの電位に応じて、発光制御トランジスタＢＣＴがオフ（非導通状態）となり、リセットトランジスタＲＳＴがオン（導通状態）となる。これにより、駆動トランジスタＤＲＴのソースがリセット電源電位Ｖｒｓｔに固定される。リセット電源電位Ｖｒｓｔは、リセット電源電位Ｖｒｓｔとカソード電源電位ＰＶＳＳとの電位差が、発光素子５が発光を開始する電位差よりも小さい電位である。

次に、初期化制御走査線ＩＧの電位に応じて、初期化トランジスタＩＳＴは、オンとなる。初期化トランジスタＩＳＴを介して駆動トランジスタＤＲＴのゲートが初期化電位Ｖｉｎｉに固定される。また、駆動回路１２は、発光制御トランジスタＢＣＴをオンとし、リセットトランジスタＲＳＴをオフとする。駆動トランジスタＤＲＴは、ソース電位が（Ｖｉｎｉ－Ｖｔｈ）になるとオフになり、各画素ＳＰｉｘごとの駆動トランジスタＤＲＴのしきい値電圧Ｖｔｈのばらつきがオフセットされる。

次に、映像信号書込動作期間では、発光制御トランジスタＢＣＴがオフになり、初期化トランジスタＩＳＴがオフになり、書込トランジスタＳＳＴがオンになる。映像信号Ｖｓｉｇが駆動トランジスタＤＲＴのゲートに入力される。

次に、発光動作期間では、発光制御トランジスタＢＣＴがオンになり、書込トランジスタＳＳＴがオフになる。アノード電源線Ｌ１から、発光制御トランジスタＢＣＴを介して駆動トランジスタＤＲＴにアノード電源電位ＰＶＤＤが供給される。駆動トランジスタＤＲＴは、ゲートソース間の電圧に応じた電流を、発光素子５に供給する。発光素子５は、この電流に応じた輝度で発光する。

なお、駆動回路１２は、１行ごとに画素ＳＰｉｘを駆動してもよいし、２行の画素ＳＰｉｘを同時に駆動してもよいし、３行分以上の画素ＳＰｉｘを同時に駆動してもよい。また、図３に示す画素回路ＰＩＣＡの構成はあくまで一例であり、適宜変更することができる。例えば１つの画素ＳＰｉｘでの配線の数及びトランジスタの数は異なっていてもよい。

図４は、図１のＩＶ－ＩＶ’断面図である。図４に示すように、表示装置１のアレイ基板２は、基板２０と、複数のトランジスタと、を備える。基板２０は、絶縁基板であり、例えば、ガラス基板、石英基板、又は、アクリル樹脂、エポキシ樹脂、ポリイミド樹脂、若しくは、ポリエチレンテレフタレート（ＰＥＴ）樹脂製のフレキシブル基板である。

なお、本明細書において、基板２０の表面に垂直な方向において、基板２０から発光素子５に向かう方向を「上側」又は単に「上」とする。また、発光素子５から基板２０に向かう方向を「下側」又は単に「下」とする。また、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。

アンダーコート層２１は、基板２０の第１面２０ａ上に設けられる。アンダーコート層２１、絶縁膜２２、２３、２４、２６、２７は、無機絶縁膜であり、例えば、酸化シリコン（ＳｉＯ_２）や窒化シリコン（ＳｉＮ）などからなる。

複数のトランジスタは、アンダーコート層２１上に設けられる。例えば、基板２０の表示領域ＡＡには、複数のトランジスタとして、画素ＳＰｉｘに含まれる駆動トランジスタＤＲＴ及び書込トランジスタＳＳＴがそれぞれ設けられている。基板２０の周辺領域ＧＡには、複数のトランジスタとして、駆動回路１２に含まれるトランジスタＴｒＣが設けられている。なお、複数のトランジスタのうち、駆動トランジスタＤＲＴ、書込トランジスタＳＳＴ、及び、トランジスタＴｒＣを示しているが、画素回路ＰＩＣＡに含まれる発光制御トランジスタＢＣＴ、初期化トランジスタＩＳＴ及びリセットトランジスタＲＳＴも、駆動トランジスタＤＲＴと同様の積層構造を有する。なお、以下の説明において、複数のトランジスタを区別して説明する必要が無い場合は、単にトランジスタＴｒと表す。

トランジスタＴｒは、例えば両面ゲート構造のＴＦＴである。トランジスタＴｒは、それぞれ、第１ゲート電極３１と、第２ゲート電極３２と、半導体層３３と、ソース電極３５と、ドレイン電極３４と、を有する。第１ゲート電極３１は、アンダーコート層２１上に設けられる。絶縁膜２２は、アンダーコート層２１上に設けられて第１ゲート電極３１を覆う。半導体層３３は、絶縁膜２２上に設けられる。半導体層３３は、例えば、ポリシリコンが用いられる。ただし、半導体層３３は、これに限定されず、微結晶酸化物半導体、アモルファス酸化物半導体、低温ポリシリコン等であってもよい。

絶縁膜２３は、半導体層３３上に設けられる。第２ゲート電極３２は、絶縁膜２３上に設けられる。半導体層３３において、第１ゲート電極３１と第２ゲート電極３２とに挟まれた部分がトランジスタＴｒのチャネル領域３３ａとなる。なお、トランジスタＴｒとして、ｎ型ＴＦＴのみ示しているが、ｐ型ＴＦＴを同時に形成しても良い。

ゲート線３６は、駆動トランジスタＤＲＴの第２ゲート電極３２に接続される。第１ゲート電極３１、第２ゲート電極３２及びゲート線３６は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、モリブデン（Ｍｏ）又はこれらの合金膜で構成されている。

本実施形態において、トランジスタＴｒは両面ゲート構造に限定されるものではない。トランジスタＴｒは、ゲート電極が第１ゲート電極３１のみで構成されるボトムゲート型であってもよい。また、トランジスタＴｒは、ゲート電極が第２ゲート電極３２のみで構成されるトップゲート型であってもよい。また、アンダーコート層２１は無くても良い。

ソース電極３５及びドレイン電極３４は、絶縁膜２３、２４に設けられたコンタクトホールを介して、半導体層３３に接続される。ソース電極３５及びドレイン電極３４は、例えば、チタンとアルミニウムとの積層構造である（上）ＴｉＡｌＴｉ（下）又は（上）ＡｌＴｉ（下）の積層膜である。

絶縁膜２４を介して対向するゲート線３６とソース電極３５とで、容量Ｃｓ１が形成される。また、容量Ｃｓ１は、絶縁膜２３を介して対向する半導体層３３とゲート線３６とで形成される容量も含む。

絶縁膜２５は、トランジスタＴｒを覆って絶縁膜２４の上に設けられる。絶縁膜２５は、感光性アクリル等の有機材料が用いられる。絶縁膜２５は、平坦化膜であり、トランジスタＴｒや各種配線により形成される凹凸を平坦化することができる。

絶縁膜２５の上に、対向電極３７、絶縁膜２６、対向アノード電極５０、接続層５１、絶縁膜２７の順に積層される。対向電極３７は、例えばＩＴＯ（Indium Tin Oxide）等の透光性を有する導電性材料で構成される。対向電極３７と同層に接続電極３８が設けられる。接続電極３８は、コンタクトホールの底部でソース電極３５と接続される。

対向アノード電極５０は、アレイ基板２に設けられ、複数の発光素子５のそれぞれに対応して設けられる。対向アノード電極５０は、絶縁膜２６に設けられたコンタクトホールを介して接続電極３８及びソース電極３５と電気的に接続される。これにより、対向アノード電極５０は、駆動トランジスタＤＲＴと電気的に接続される。対向アノード電極５０は、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）の積層構造としている。なお、対向アノード電極５０は、モリブデン、チタンのいずれか１つ以上を含む金属若しくは合金、又は、透光性導電材料であってもよい。

絶縁膜２６を介して対向する対向アノード電極５０と対向電極３７との間に容量Ｃｓ２が形成される。絶縁膜２７は、対向アノード電極５０を覆って設けられる。絶縁膜２７は、対向アノード電極５０の周縁部を覆っており、隣り合う画素ＳＰｉｘの対向アノード電極５０を絶縁する。

絶縁膜２７は、対向アノード電極５０及び接続層５１と重なる位置に、発光素子５を実装するための開口を有する。絶縁膜２７の開口の大きさは、発光素子５の実装工程における実装ズレ量等を考慮し、発光素子５よりも大きい面積の開口とする。各発光素子５は、アノード電極１１０、反射層１１２（図５参照）が対向アノード電極５０に接するように実装される。

複数の発光素子５の間に素子絶縁膜２８が設けられる。素子絶縁膜２８は樹脂材料で形成される。素子絶縁膜２８は、少なくとも発光素子５の側面を覆っており、発光素子５のカソード電極１１４（図５参照）の上には、素子絶縁膜２８が設けられていない。素子絶縁膜２８の上面と、カソード電極１１４の上面とが同一面を形成するように、素子絶縁膜２８は平坦に形成される。ただし、素子絶縁膜２８の上面の位置は、カソード電極１１４の上面の位置と異なっていてもよい。

対向カソード電極６１は、複数の発光素子５及び素子絶縁膜２８を覆って、複数の発光素子５に電気的に接続される。より具体的には、対向カソード電極６１は、素子絶縁膜２８の上面と、カソード電極１１４の上面とに亘って設けられる。対向カソード電極６１は、カソード電極１１４にカソード電源電位ＰＶＳＳを供給する。対向カソード電極６１は、例えばＩＴＯ等の透光性を有する導電性材料が用いられる。これにより、発光素子５からの出射光を効率よく外部に取り出すことができる。

対向カソード電極６１は、表示領域ＡＡから周辺領域ＧＡまで連続して設けられ、コンタクトホールＨ１の底部でカソード配線６０と接続される。具体的には、コンタクトホールＨ１は、周辺領域ＧＡで、素子絶縁膜２８及び絶縁膜２５を貫通して設けられ、コンタクトホールＨ１の底面にカソード配線６０が設けられる。カソード配線６０は、絶縁膜２４の上に設けられる。つまり、カソード配線６０は、ソース電極３５及びドレイン電極３４と同層に設けられ、同じ材料で形成される。

ここで、発光素子５の構成について説明する。図５は、第１実施形態に係る発光素子の構成例を示す断面図である。図５に示すように、発光素子５は、半導体層５２と、アノード電極１１０と、反射層１１２と、カソード電極１１４とを有している。ただし、対向アノード電極５０、接続層５１、及び対向カソード電極６１を発光素子５に含めてもよい。

半導体層５２は、発光を行う発光層である。半導体層５２は、ｎ型クラッド層５４と、ｐ型クラッド層５６と、ｐ型クラッド層５６とｎ型クラッド層５４との間に設けられる発光層５８と、を有する。本実施形態において、半導体層５２は、上側に向かって、ｐ型クラッド層５６、発光層５８、ｎ型クラッド層５４の順で積層されて構成される。半導体層５２としては、窒化ガリウム（ＧａＮ）、アルミニウムインジウムガリウムリン（ＡｌＩｎＧａＰ）あるいはアルミニウムガリウムヒ素（ＡｌＧａＡｓ）あるいはガリウムヒ素リン（ＧａＡｓＰ）等の化合物半導体が用いられる。本実施形態において、ｐ型クラッド層５６及びｎ型クラッド層５４は、窒化ガリウム（ＧａＮ）である。また、発光層５８は、窒化インジウムガリウム（ＩｎＧａＮ）である。発光層５８は、ＩｎＧａＮ、ＧａＮが積層された多量子井戸構造(ＭＱＷ)でもよい。

発光素子５は、上側に向かって、反射層１１２、アノード電極１１０、ｐ型クラッド層５６、発光層５８、ｎ型クラッド層５４、カソード電極１１４の順で積層されている。より具体的には、発光素子５は、少なくともｐ型クラッド層５６、発光層５８、ｎ型クラッド層５４ｐの順で積層された構造体が、アレイ基板２の上に配置されて形成される。発光素子５の下には、接続層５１が設けられ、発光素子５の上には、対向カソード電極６１が設けられる。

接続層５１は、導電性の部材、ここでは金属材料を含む。本実施形態では、接続層５１は、はんだであり、さらに言えば、金錫（ＡｕＳｎ）、あるいは銀錫（ＡｇＳｎ）などの金系はんだである。接続層５１は、対向アノード電極５０と反射層１１２とを接合する。

反射層１１２は、接続層５１の上に設けられる。反射層１１２は、光を反射可能な導電性の部材であり、本実施形態では、銀（Ａｇ）を含む合金である。アノード電極１１０は、反射層１１２の上に設けられる。アノード電極１１０は、透光性を有する導電性の部材であり、例えばＩＴＯである。アノード電極１１０は、反射層１１２及び接続層５１を介して、対向アノード電極５０に電気的に接続されている。アノード電極１１０は、ｐ型クラッド層５６と接続されている。

カソード電極１１４は、ｎ型クラッド層５４に接続される。カソード電極１１４は、透光性を有する導電性の部材であり、例えばＩＴＯである。また、カソード電極１１４は、内部に接続端子１１６を有することが好ましい。接続端子１１６は、カソード電極１１４の下側の表面に設けられている。接続端子１１６は、下側の表面でｎ型クラッド層５４に接触し、また、カソード電極１１４にも接続される。

接続端子１１６は、導電性の部材、ここでは金属材料を含む。本実施形態では、接続端子１１６は、チタン（Ｔｉ）又は窒化チタン（ＴｉＮ）の少なくとも一方を含む。接続端子１１６は、ｎ型クラッド層５４とカソード電極１１４との接続を補助する。

対向カソード電極６１は、カソード電極１１４の上側の表面に重畳して設けられる。なお、発光素子５は、カソード電極１１４を設けず、接続端子１１６を介して、対向カソード電極６１と接続されても良い。

次に、発光素子５の製造方法について説明する。図６は、第１実施形態に係る発光素子の積層方法を説明する図である。図６に示すように、発光素子５を積層する場合、第１基板２００の一方の表面２００ａに、半導体層５２を形成する（ステップＳ１０）。本実施形態では、第１基板２００は、Ａｌ_２Ｏ_３が含まれる基板、すなわちサファイア基板である。具体的には、製造装置は、第１基板２００の表面２００ａ上に、ｎ型クラッド層５４、発光層５８、ｐ型クラッド層５６の順に、半導体層５２を成膜する。これにより、半導体層５２は、第１面５２ａが、第１基板２００の一方の表面２００ａに接触し、接合される。

なお、第１面５２ａは、ｎ型クラッド層５４、発光層５８、ｐ型クラッド層５６の並びにおける、半導体層５２のｎ型クラッド層５４側の表面である。また、半導体層５２の第２面５２ｂは、第１面５２ａと反対側の表面である。すなわち、第２面５２ｂは、ｎ型クラッド層５４、発光層５８、ｐ型クラッド層５６の並びにおける、半導体層５２のｐ型クラッド層５６側の表面である。

次に、レーザ装置は、半導体層５２にレーザ光Ｌを照射さする（ステップＳ１１）。具体的には、チャンバＣＨ内で、半導体層５２が形成された第１基板２００の表面２００ａを、アレイ基板２の表面に対向させて配置する。アレイ基板２の表面には、対向アノード電極５０、接続層５１、反射層１１２、及びアノード電極１１０が積層されている。すなわち、第１基板２００の半導体層５２の第２面５２ｂと、アノード電極１１０の表面１１０ａとが、対向する。なお、図６では省略しているが、アレイ基板２は、対向アノード電極５０と基板２０との間にも、図４に示した各層（トランジスタＴｒなど）が積層されている。

ステップＳ１１においては、この状態、すなわちチャンバＣＨ内で第１基板２００の表面２００ａとアレイ基板２の表面とが対向した状態で、第１基板２００の表面２００ｂ側からレーザ光Ｌを照射する。レーザ光Ｌは、表面２００ｂから第１基板２００内に入射し、表面２００ａに到達し、表面２００ａに接触する半導体層５２の第１面５２ａに照射される。

半導体層５２は、レーザ光Ｌが照射されることで、光を吸収し、第１基板２００から分離（剥離）され、アレイ基板２の表面上に積層される（ステップＳ１２）。具体的には、製造装置は、レーザリフトオフにより、半導体層５２を第１基板２００から剥離させる。

なお、レーザ光Ｌは、第１基板２００を透過しつつ半導体層５２のｎ型クラッド層５４で光を吸収する波長帯に設定されることが好ましい。例えば、レーザ光Ｌは、サファイアを透過するが窒化ガリウムを透過しない波長帯に対応する、３．５ｅＶ（ｅｌｅｃｔｒｏｎＶｏｌｔ）以上９．９ｅＶ以下のエネルギーを有することが好ましい。また、レーザ光Ｌは、波長が３１０ｎｍ以下に設定されていることが好ましい。

また、半導体層５２を剥離させる際には、アレイ基板２の表面が、第１基板２００の表面２００ａと対向している。従って、第１基板２００から剥離した半導体層５２の第２面５２ｂは、アレイ基板２のアノード電極１１０の表面１１０ａに接触し、半導体層５２（ｐ型クラッド層５６）の第２面５２ｂとアノード電極１１０の表面１１０ａとが接合される。すなわち、半導体層５２は、アレイ基板２に転写される。

アレイ基板２に半導体層５２を転写したら、半導体層５２の第１面５２ａに接続端子１１６が形成される。そして、リペアシステム１００により、発光素子５の検査を行い、必要に応じて発光素子５のリペアを行う（ステップＳ１３）。例えば、リペアシステム１００において、点灯検査装置７は、検査用基板７１と、検査用電極７２とを有する。検査用基板７１は、アレイ基板２と対向する。検査用電極７２は、検査用基板７１の、アレイ基板２と対向する面に設けられる。検査用電極７２は、半導体層５２のｎ型クラッド層５４及び接続端子１１６と接する。図６では説明を分かりやすくするために１つの発光素子５を示しているが、リペアシステム１００は、複数の発光素子５の点灯検査及びリペアを行う。

発光素子５の点灯検査において、対向アノード電極５０には、アノード電源電位ＰＶＤＤが供給される。また、検査用電極７２は、基準電位（例えば、カソード電源電位ＰＶＳＳ）が供給される。これにより、発光素子５は点灯する。又は、非点灯状態と判断された発光素子５は、リペアシステム１００により、所定のリペアが施される。

発光素子５の検査及びリペアが終了した場合、半導体層５２上にカソード電極１１４を積層する。これにより、発光素子５が形成される（ステップＳ１４）。その後、発光素子５の間に素子絶縁膜２８が設けられ、対向カソード電極６１は、複数の発光素子５を覆って、カソード電極１１４上及び素子絶縁膜２８の上に積層される。

なお、本実施形態においては、第１基板２００上に半導体層５２のみを形成したが、半導体層５２以外の発光素子５の部材も形成してよい。例えば、ステップＳ１０において、カソード電極１１４、接続端子１１６、接続層５１、反射層１１２、アノード電極１１０の少なくとも１つを、半導体層５２と共に第１基板２００上に形成し、それをアレイ基板２に転写してもよい。また、図６ではチャンバＣＨ内でのプロセスとして記載しているが、チャンバＣＨ内で発光素子５を積層することに限られない。

次に、表示装置１のリペアシステム１００及びリペア方法について説明する。図７は、第１実施形態のリペアシステムの構成例を示すブロック図である。リペアシステム１００は、アレイ基板２と、アレイ基板２に配列された複数の発光素子５とを有する表示装置１の点灯検査及びリペアを行う。図７に示すように、リペアシステム１００は、点灯検査装置７と、検査用制御回路１０１と、光検出装置１０２と、画像処理回路１０３と、検査用駆動回路１０４と、プレス装置２２０と、レーザ装置２３０と、ヒータ電源２４０とを含む。

検査用制御回路１０１は、複数の発光素子５の点灯検査を制御する回路である。また、検査用制御回路１０１は、複数の発光素子５の点灯状態の情報に基づいて、複数の発光素子５のリペアを制御する回路である。

点灯検査装置７は、複数の発光素子５の点灯検査を行うための検査基板である。点灯検査装置７の検査用電極７２は、複数の発光素子５のカソード（接続端子１１６）に接続される。検査用電極７２は、点灯検査の際に発光素子５のカソード電極１１４及び対向カソード電極６１として機能する。

検査用駆動回路１０４は、検査用制御回路１０１からの制御信号に基づいて、アレイ基板２にアノード電源電位ＰＶＤＤを供給し、点灯検査装置７にカソード電源電位ＰＶＳＳを供給する。各発光素子５には、アノード電源電位ＰＶＤＤとカソード電源電位ＰＶＳＳとの電位差に応じた電流が流れ、発光する。なお、検査用駆動回路１０４は、検査用駆動信号として発光素子５が点灯する電位を供給すればよく、表示装置１の表示におけるアノード電源電位ＰＶＤＤ及びカソード電源電位ＰＶＳＳと異なる電位を供給してもよい。

光検出装置１０２は、複数の発光素子５からそれぞれ出射された光を検出する。光検出装置１０２は、例えば、ＣＣＤ等の撮像素子を有する画像センサである。画像処理回路１０３は、光検出装置１０２からの検出信号（画像データ）を受け取って、画像処理を行うことで、複数の発光素子５のそれぞれの点灯状態（例えば輝度）を解析する。画像処理回路１０３は、複数の発光素子５の点灯状態に関する情報を検査用制御回路１０１に出力する。

検査用制御回路１０１は、画像処理回路１０３からの情報に基づいて、複数の発光素子５のそれぞれの点灯状態を判断する。例えば、発光素子５から出射された光の輝度が、所定の範囲内であれば、検査用制御回路１０１は、発光素子５の点灯状態が良好であると判断する。検査用制御回路１０１は、発光素子５から出射された光の輝度が、基準値よりも小さい場合に、発光素子５が非点灯状態であると判断する。また、検査用制御回路１０１は、全ての発光素子５の個数に対する、非点灯状態の発光素子５の個数の割合を接続不良率として演算する。また、検査用制御回路１０１は、点灯状態の発光素子５と非点灯状態の発光素子５のそれぞれの位置を演算する。

検査用制御回路１０１は、接続不良率が所定の基準値よりも大きい場合、すなわち、非点灯状態の発光素子５が所定数存在する場合に、プレス装置２２０、レーザ装置２３０及びヒータ電源２４０の少なくとも一つ以上に制御信号を出力して、発光素子５のリペアを行う。

図８は、第１実施形態のリペアシステムのリペア方法を示すフローチャートである。なお、図８のリペア方法は、図６に示したステップＳ１３のリペア方法を詳細に説明するフローチャートである。

図８に示すように、まず、リペアシステム１００は、点灯検査装置７の検査用電極７２を発光素子５の接続端子１１６に接触させる（ステップＳ２１）。より具体的には、図９は、第１実施形態に係る検査用基板及び加圧装置を示す断面図である。図９に示すように、検査用基板７１は、複数の発光素子５を挟んでアレイ基板２と対向して配置される。検査用電極７２は、検査用基板７１の、第２面７１ｂ（アレイ基板２と対向する面）に設けられ、複数の発光素子５と電気的に接続される。

検査用基板７１は、透光性を有する絶縁基板であり、例えばガラス基板、石英基板、又は、アクリル樹脂、エポキシ樹脂、ポリイミド樹脂、若しくは、ポリエチレンテレフタレート（ＰＥＴ）樹脂製のフレキシブル基板である。検査用電極７２は、透光性を有する導電材料であり、例えばＩＴＯである。これにより、点灯検査装置７が複数の発光素子５に重畳して配置された場合であっても、複数の発光素子５から出射された光は、点灯検査装置７を透過して光検出装置１０２に到達する。

プレス装置２２０は、検査用基板７１の第１面７１ａ側に配置され、検査用基板７１を複数の発光素子５に向けて加圧する。プレス装置２２０は、設置台２２１と、弾性体２２２とを有する。設置台２２１は、点灯検査装置７が設置され、点灯検査装置７を支持する部材である。弾性体２２２は、設置台２２１と点灯検査装置７との間に配置される。弾性体２２２は、弾性を有するシート状の部材であり、合成ゴム、エラストマーなどで形成されている。弾性体２２２は、天然ゴムであってもよい。

プレス装置２２０により、点灯検査装置７がアレイ基板２に向けて移動することで、発光素子５の接続端子１１６は、検査用電極７２に接する。つまり、発光素子５の上面及び下面は、アレイ基板２と検査用基板７１とに挟まれて、それぞれアレイ基板２の対向アノード電極５０及び検査用電極７２に電気的に接続される。この場合、素子絶縁膜２８及び対向カソード電極６１が設けられていないので、発光素子５の側面は、アレイ基板２と検査用基板７１との間で露出する。

本実施形態では、複数の発光素子５の上面に設けられた接続端子１１６は、検査用電極７２よりも大きいヤング率を有する。接続端子１１６は、上述したようにチタン（Ｔｉ）を含み、より好ましくは、窒化チタン（ＴｉＮ）である。例えば、チタンのヤング率は、１０６ＧＰａ程度である。酸化チタンのヤング率は、３５０ＧＰａ程度である。これに対し、検査用電極７２に用いられる材料として、例えばＩＴＯのヤング率は、６０ＧＰａ程度である。これにより、接続端子１１６は、検査用電極７２の表面から内部に向けてくい込むように接触する。この結果、検査用電極７２と、発光素子５のカソード（接続端子１１６）との接続信頼性を確保できる。

図１０は、第１実施形態に係る発光素子の構成例を示す平面図である。図１０に示すように、複数の発光素子５は、平面視で、四角形状であり、２つの辺が接して形成される隅部が４つ設けられる。複数の接続端子１１６は、発光素子５の上面、すなわち、ｎ型クラッド層５４の上面において、対角に位置する２つの隅部のそれぞれに設けられる。本実施形態では、発光素子５の上面の全領域を覆って接続端子１１６を設けた場合に比べて、複数の接続端子１１６から検査用電極７２に加えられる圧力が大きくなる。この結果、複数の接続端子１１６と検査用電極７２とが確実に電気的に接続される。

接続端子１１６の形状、数、配置は、図１０に示す例に限定されず、適宜変更できる。図１１は、第１実施形態の第１変形例に係る発光素子を示す平面図である。図１１に示すように、第１変形例では、複数の接続端子１１６Ａは、平面視で、発光素子５の上面の向かい合う２つの辺のそれぞれに沿って設けられる。すなわち、複数の接続端子１１６Ａは、それぞれ第２方向Ｄｙに延在する線状に設けられ、かつ、第１方向Ｄｘに離隔して配置される。

図１２は、第１実施形態の第２変形例に係る発光素子を示す平面図である。図１２に示すように、第２変形例では、接続端子１１６Ｂは、平面視で、発光素子５の上面の４辺に沿った枠状に形成される。図１２では、１つの連続した接続端子１１６Ｂで形成されているが、接続端子１１６Ｂの一部にスリットが設けられ、複数に分割された接続端子１１６Ｂで枠状に形成されてもよい。

図８に戻って、リペアシステム１００は、発光素子５の点灯検査を行い、検査用制御回路１０１は、各発光素子５が点灯状態であるか非点灯状態であるかを判断する（ステップＳ２２）。具体的には、検査用駆動回路１０４が、アノード電源電位ＰＶＤＤをアレイ基板２に供給し、カソード電源電位ＰＶＳＳを検査用電極７２に供給する。これにより、複数の発光素子５の点灯検査を同時に行う。

接続不良率が所定の基準値以下である場合、より好ましくは全ての発光素子５が良好に点灯した場合（ステップＳ２２、Ｙｅｓ）、リペアシステム１００は、リペアを終了し、製造装置は、図６のステップＳ１４に示した発光素子５の実装工程を行う。

接続不良率が所定の基準値よりも大きい場合、つまり非点灯状態の発光素子５が所定数存在する場合（ステップＳ２２、Ｎｏ）、リペアシステム１００は、リペアを実行する。図１３は、第１実施形態のリペアシステムのリペア方法を説明するための説明図である。図１３は、図８のステップＳ２３、Ｓ２５、Ｓ２６のリペア方法を模式的に示す説明図である。ただし、図１３の各ステップ間に行われる点灯検査は、図９と同様であるため、省略して示す。また、図１３は非点灯状態の発光素子５において、アノード側の接続不良が発生した場合を示す。例えば、図１３は、接続層５１に空隙５１ＳＰが発生し、発光素子５のアノード電極１１０と対向アノード電極５０との間の接続不良が発生した場合を例示している。

リペアシステム１００は、まず、プレス装置２２０により、検査用基板７１をアレイ基板２側に向けて加圧する（ステップＳ２３）。図１３に示すように、プレス装置２２０が、検査用基板７１を介して、非点灯状態の発光素子５に力Ｐを加えることで、接続層５１の空隙５１ＳＰが押しつぶされるように変形し、発光素子５のアノード電極１１０と対向アノード電極５０とが、接続層５１を介して電気的に接続される場合がある。この場合、発光素子５のアノード側の接続不良が解消され、発光素子５は良好に点灯できる良品となる。

プレス装置２２０が力Ｐを所定の時間加えた後、検査用制御回路１０１は、プレス装置２２０による加圧を終了し、プレス装置２２０を移動させる。そして、リペアシステム１００は、点灯検査装置７により、発光素子５の点灯検査を行う（ステップＳ２４）。

接続不良率が所定の基準値以下になった場合（ステップＳ２４、Ｙｅｓ）、検査用制御回路１０１は、プレス装置２２０によるリペアにより、非点灯状態の発光素子５の接続不良が解消したと判断し、リペアシステム１００は、リペアを終了する。

接続不良率が所定の基準値よりも大きい場合（ステップＳ２４、Ｎｏ）、リペアシステム１００は、レーザ装置２３０によりレーザを照射してリペアを実行する（ステップＳ２５）。

図１３に示すように、検査用制御回路１０１は、プレス装置２２０及び点灯検査装置７を、発光素子５の上側から移動させて、レーザ装置２３０によりレーザＬＺを照射する。レーザ装置２３０は、検査用制御回路１０１からの制御信号に基づいて、複数の発光素子５のうち、非点灯状態と判断された発光素子５にレーザ光ＬＺを照射する。ここで、リペアにおけるレーザＬＺの波長は、例えば３５５ｎｍ以上であり、より好ましくは赤外領域の波長領域である。レーザＬＺは、発光素子５の半導体層５２（例えばＧａＮ）のバンドギャップよりも十分に波長が長いので、半導体層５２を透過し、接続層５１に吸収される。レーザＬＺからの熱により、接続層５１が溶融し、発光素子５のアノード電極１１０と対向アノード電極５０とが、接続層５１を介して電気的に接続される場合がある。

なお、接続端子１１６は、接続層５１よりも高融点の材料が使用されるので、レーザ装置２３０によるリペアを行った場合でも、変形等を抑制できる。

レーザ装置２３０が、レーザＬＺを所定の時間、照射した後、検査用制御回路１０１は、レーザ装置２３０によるリペアを終了し、レーザ装置２３０を移動させる。そして、リペアシステム１００は、図９と同様に点灯検査装置７により、発光素子５の点灯検査を行う（ステップＳ２６）。

接続不良率が所定の基準値以下になった場合（ステップＳ２６、Ｙｅｓ）、検査用制御回路１０１は、レーザ装置２３０によるリペアにより、非点灯状態の発光素子５の接続不良が解消したと判断し、リペアシステム１００は、リペアを終了する。

接続不良率が所定の基準値よりも大きい場合（ステップＳ２６、Ｎｏ）、リペアシステム１００は、プレス装置２２０により検査用基板７１を加圧しつつ、発光素子５を加熱する（ステップＳ２７）。発光素子５の加熱は、例えば、ヒータ電源２４０が、検査用制御回路１０１からの制御信号に基づいて、検査用電極７２に発熱用の駆動信号ＶＨを供給することで、検査用電極７２に電流が流れる。検査用電極７２は、流れる電流に応じて発熱し、検査用電極７２の熱が発光素子５に伝わる。つまり、検査用電極７２は、駆動信号ＶＨにより発熱する発熱抵抗体として機能する。

発光素子５の熱が接続層５１に伝わることにより接続層５１が溶融する。さらに、プレス装置２２０が、発光素子５に力Ｐを加えることで、接続層５１の空隙５１ＳＰが押しつぶされるように変形する。これにより、発光素子５のアノード電極１１０と対向アノード電極５０とが、接続層５１を介して電気的に接続される場合がある。

所定の時間、プレス装置２２０が発光素子５に力Ｐを加えつつ、ヒータ電源２４０が検査用電極７２に駆動信号ＶＨを供給した後、検査用制御回路１０１は、ヒータ電源２４０及びプレス装置２２０によるリペアを終了し、ヒータ電源２４０を移動させる。そして、リペアシステム１００は、図９と同様に点灯検査装置７により、発光素子５の点灯検査を行う（ステップＳ２８）。

接続不良率が所定の基準値以下になった場合（ステップＳ２８、Ｙｅｓ）、検査用制御回路１０１は、プレス装置２２０及び発光素子５の加熱によるリペアにより、非点灯状態の発光素子５の接続不良が解消したと判断し、リペアシステム１００は、リペアを終了する。

接続不良率が所定の基準値よりも大きい場合（ステップＳ２８、Ｎｏ）、リペアシステム１００は、リペアが困難であると判断して、非点灯状態の発光素子５を除去し（ステップＳ２９）、リペアを終了する。また、リペアシステム１００は、非点灯状態の発光素子５を除去した後、別の発光素子５を実装する。あるいは、リペアシステム１００は、非点灯状態の発光素子５を残したまま、リペアを終了してもよい。

以上のように、リペアシステム１００は、アレイ基板２に複数の発光素子５が実装され、素子絶縁膜２８及び対向カソード電極６１が形成されていない状態で、点灯検査及びリペアを行うことができる。このため、リペアシステム１００は、簡易な構成の点灯検査装置７で、複数の発光素子５の点灯検査を行うことができる。また、リペアシステム１００は、レーザＬＺの照射や発光素子５の加熱によりリペアを行っても素子絶縁膜２８及び対向カソード電極６１の損傷が生じないので、素子絶縁膜２８及び対向カソード電極６１が形成された後に点灯検査及びリペアを行う場合に比べて、容易にリペアを行うことができる。

また、リペアシステム１００は、プレス装置２２０、レーザ装置２３０及び発熱抵抗体（検査用電極７２）により、複数回リペアを行うことで、リペアの成功率を向上させることができる。この結果、発光素子５の接続不良を低減することができる。

なお、図７から図９に示す、リペアシステム１００のリペア方法は適宜変更してもよい。図８に示す、ステップＳ２３、Ｓ２５、Ｓ２７の順番は入れ換えてもよいし、ステップＳ２３、Ｓ２５、Ｓ２７のいずれかを省略してもよい。

また、図９に示す点灯検査装置７の構成もあくまで一例であり、適宜変更できる。例えば、図１４は、第１実施形態の第３変形例に係るリペアシステムのリペア方法を説明するための説明図である。図１４に示すように、第３変形例の点灯検査装置７Ａは、発熱抵抗体７３を有していてもよい。ヒータ電源２４０は、発熱抵抗体７３に駆動信号ＶＨを供給する。これにより、発熱抵抗体７３に電流が流れ、発熱する（ステップＳ２７－１）。

なお、発熱抵抗体７３は、検査用基板７１の第１面７１ａ、すなわち、検査用電極７２と反対側の面に設けられる。ただし、発熱抵抗体７３は、検査用基板７１の第２面７１ｂに設けられていてもよい。つまり、検査用電極７２は検査用電極７２と同一面上に設けられていてもよい。

図１５は、第１実施形態の第４変形例に係る検査用基板及び加圧装置を示す断面図である。図１５に示すように、第４変形例において発光素子５Ｒ、５Ｇ、５Ｂは、それぞれ異なる高さを有する。具体的には、発光素子５Ｇは、発光素子５Ｂよりも高く、発光素子５Ｒは、発光素子５Ｇよりも高い。また、第４変形例において、検査用基板７１は、柔軟な樹脂材料で形成されたフレキシブル基板である。これにより、発光素子５Ｒ、５Ｇ、５Ｂの高さが異なる場合であっても、検査用基板７１は、プレス装置２２０からの力によって、発光素子５Ｒ、５Ｇ、５Ｂのそれぞれの上面に沿って変形し、それぞれの接続端子１１６と検査用電極７２とが接続される。また、プレス装置２２０は、弾性体２２２を有するので、発光素子５Ｒ、５Ｇ、５Ｂの高さが異なる場合であっても、検査用基板７１から発光素子５Ｒ、５Ｇ、５Ｂのそれぞれに加えられる力の差を抑制できる。

（第２実施形態）
図１６は、第２実施形態に係るリペアシステムの検査用基板を示す断面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。図１６に示すように、第２実施形態の点灯検査装置７Ｂは、第２面７１ｂに設けられた凸部７４を有する。凸部７４は、周辺領域ＧＡと重なる領域において、アレイ基板２に向かって突出する。凸部７４は、例えば金属材料で形成される。

検査用電極７２は、表示領域ＡＡと重なる領域及び周辺領域ＧＡと重なる領域に亘って設けられ、凸部７４を覆う。言い換えると、周辺領域ＧＡでの検査用電極７２と検査用基板７１との間の高さは、表示領域ＡＡでの検査用電極７２と検査用基板７１との間の高さよりも高い。検査用電極７２は、凸部７４の下面と重なる部分で、アレイ基板２のカソード配線６０と電気的に接続される。

第２実施形態では、検査用駆動回路１０４は、カソード電源電位ＰＶＳＳを、アレイ基板２を介して点灯検査装置７Ｂの検査用電極７２に供給できる。このため、検査用駆動回路１０４と点灯検査装置７Ｂとを電気的に接続する配線基板を省略することができ、リペアシステム１００の構成を簡易にすることができる。

（第３実施形態）
図１７は、第３実施形態に係る発光素子の積層方法を説明する図である。図１７に示すように、発光素子５を積層する場合、チャンバＣＨ内で、半導体層５２が形成された第１基板２００の表面２００ａを、転写基板２５０の表面２５０ａに対向させて、半導体層５２にレーザ光Ｌを照射させる（ステップＳ３０）。転写基板２５０は、任意の材料であってよいが、例えば、ポリジメチルシロキサン（ＰｏｌｙＤｉｍｅｔｈｙｌｓｉｌｏｘａｎｅ；ＰＤＭＳ）や、酸化シリコン（ＳｉＯ_２）などであってよい。酸化シリコンの場合は、表面に粘着剤を設けることが好ましい。

この状態、すなわちチャンバＣＨ内で第１基板２００の表面２００ａと転写基板２５０の表面２５０ａとが対向した状態で、半導体層５２の第１面５２ａに、レーザ光Ｌを照射する。具体的には、第１基板２００の表面２００ｂ側から第１基板２００に向けてレーザ光Ｌを照射する。レーザ光Ｌは、表面２００ｂから第１基板２００内に入射して表面２００ａに到達し、表面２００ａに接触する半導体層５２の第１面５２ａに照射される。半導体層５２は、このようにレーザ光Ｌが照射されることで、光が吸収され、第１基板２００から分離（剥離）される（ステップＳ３１）。すなわち、ステップＳ３０及びステップＳ３１（分離ステップ）においては、レーザリフトオフにより、半導体層５２を第１基板２００から剥離させる。

ここで、第１基板２００から半導体層５２を剥離させる際、転写基板２５０の表面２５０ａは、第１基板２００の表面２００ａと対向している。従って、第１基板２００から剥離した半導体層５２は、転写基板２５０の表面２５０ａ上に転写される。さらに言えば、半導体層５２の第２面５２ｂが、転写基板２５０の表面２５０ａに接触し、半導体層５２（ｐ型クラッド層５６）の第２面５２ｂと転写基板２５０の表面２５０ａとが接合される。

転写基板２５０に半導体層５２を転写したら、チャンバＣＨ内で、半導体層５２が形成された転写基板２５０の表面２５０ａをアレイ基板２の表面に対向させて、半導体層５２にレーザ光Ｌを照射させる（ステップＳ３２）。アレイ基板２の転写基板２５０に対向する表面には、対向カソード電極６１Ａ、接続層５１Ａ、反射層１１２、カソード電極１１４Ａが積層されており、さらに、トランジスタＴｒなどの半導体層５２より下に形成される各層が積層されている。従って、半導体層５２の第１面５２ａと、カソード電極１１４Ａの表面１１４Ａａとが、対向する。

この状態、すなわちチャンバＣＨ内で転写基板２５０の表面２５０ａとアレイ基板２の表面とが対向した状態で、半導体層５２の第２面５２ｂに、レーザ光Ｌを照射する。具体的には、転写基板２５０の表面２５０ｂ側から転写基板２５０に向けてレーザ光Ｌを照射する。レーザ光Ｌは、表面２５０ｂから転写基板２５０内に入射して表面２５０ａに到達し、表面２５０ａに接触する半導体層５２の第２面５２ｂに照射される。半導体層５２は、このようにレーザ光Ｌが照射されることで、転写基板２５０から分離（剥離）される（ステップＳ３３）。なお、レーザ光Ｌは、転写基板２５０を透過しつつ半導体層５２のｐ型クラッド層５６を透過しない波長帯に設定されることが好ましい。

ここで、転写基板２５０から半導体層５２を剥離させる際、アレイ基板２の表面は、転写基板２５０の表面２５０ａと対向している。従って、転写基板２５０から剥離した半導体層５２は、アレイ基板２の表面上に積層される。さらに言えば、半導体層５２は、第１面５２ａが、アレイ基板２の表面、ここではカソード電極１１４Ａの表面１１４Ａａに接触し、半導体層５２の第１面５２ａとカソード電極１１４Ａの表面１１４Ａａとが接合される。すなわち、半導体層５２は、転写基板２５０からアレイ基板２に転写される。その後、半導体層５２上に対向アノード電極５０を積層することで、発光素子５が形成される。さらに、アノード電極１１０上に対向アノード電極が部分的に形成され、表示装置１が形成される。

なお、第３実施形態において、第１基板２００及び転写基板２５０上に半導体層５２のみを形成したが、半導体層５２以外の発光素子５の部材も形成してよい。例えば、接続層５１Ａ、反射層１１２、カソード電極１１４Ａ、対向アノード電極５０のうち少なくとも１つを、半導体層５２と共に第１基板２００および転写基板２５０の少なくとも一方の基板の上に形成し、それをアレイ基板２に転写してもよい。

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。

１表示装置
２アレイ基板
５、５Ｒ、５Ｇ、５Ｂ発光素子
７、７Ａ、７Ｂ点灯検査装置
１２駆動回路
２０基板
５０対向アノード電極
５１、５１Ａ接続層
６１対向カソード電極
５２半導体層
５４ｎ型クラッド層
５６ｐ型クラッド層
５８発光層
６０カソード配線
７１検査用基板
７２検査用電極
１００リペアシステム
１０１検査用制御回路
１１０アノード電極
１１２反射層
１１４、１１４Ａカソード電極
１１６、１１６Ａ、１１６Ｂ接続端子
２１０駆動ＩＣ
２２０プレス装置
２３０レーザ装置

Claims

アレイ基板と、前記アレイ基板に配列された複数の無機発光素子とを有する表示装置のリペアシステムであって、
複数の前記無機発光素子を挟んで前記アレイ基板と対向する検査用基板と、
前記検査用基板の、前記アレイ基板と対向する面に設けられ、複数の前記無機発光素子と電気的に接続される検査用電極と、
前記検査用基板を複数の前記無機発光素子に向けて加圧するプレス装置と、
複数の前記無機発光素子のそれぞれの点灯状態を判断する制御回路と、
前記検査用基板に設けられた発熱抵抗体と、
前記制御回路からの制御信号に基づいて、前記発熱抵抗体に発熱用駆動信号を供給するヒータ電源と、を有する
表示装置のリペアシステム。
アレイ基板と、前記アレイ基板に配列された複数の無機発光素子とを有する表示装置のリペアシステムであって、
複数の前記無機発光素子を挟んで前記アレイ基板と対向する検査用基板と、
前記検査用基板の、前記アレイ基板と対向する面に設けられ、複数の前記無機発光素子と電気的に接続される検査用電極と、
前記検査用基板を複数の前記無機発光素子に向けて加圧するプレス装置と、
複数の前記無機発光素子のそれぞれの点灯状態を判断する制御回路と、
前記制御回路からの制御信号に基づいて、前記検査用電極に発熱用駆動信号を供給するヒータ電源と、を有する
表示装置のリペアシステム。
前記プレス装置が前記検査用基板を加圧しつつ、前記ヒータ電源からの前記発熱用駆動信号により前記無機発光素子が加熱される
請求項１又は請求項２に記載の表示装置のリペアシステム。
前記検査用電極は、表示領域と重なる領域及び周辺領域と重なる領域に亘って設けられ、
前記周辺領域での前記検査用電極と前記検査用基板との間の高さは、前記表示領域での前記検査用電極と前記検査用基板との間の高さよりも高い
請求項１から請求項３のいずれか１項に記載の表示装置のリペアシステム。
アレイ基板と、前記アレイ基板に配列された複数の無機発光素子とを有する表示装置のリペアシステムであって、
複数の前記無機発光素子を挟んで前記アレイ基板と対向する検査用基板と、
前記検査用基板の、前記アレイ基板と対向する面に設けられ、複数の前記無機発光素子と電気的に接続される検査用電極と、
前記検査用基板を複数の前記無機発光素子に向けて加圧するプレス装置と、
複数の前記無機発光素子のそれぞれの点灯状態を判断する制御回路と、を有し、
前記検査用電極は、表示領域と重なる領域及び周辺領域と重なる領域に亘って設けられ、
前記周辺領域での前記検査用電極と前記検査用基板との間の高さは、前記表示領域での前記検査用電極と前記検査用基板との間の高さよりも高い
表示装置のリペアシステム。
前記アレイ基板に設けられ、複数の前記無機発光素子のそれぞれに対応して設けられた電極と、
前記電極と前記無機発光素子とを電気的に接続する接続層と、
前記制御回路からの制御信号に基づいて、複数の前記無機発光素子のうち、非点灯状態と判断された無機発光素子にレーザ光を照射するレーザ装置を有する
請求項１から請求項５のいずれか１項に記載の表示装置のリペアシステム。
複数の前記無機発光素子は、それぞれの上面に設けられた接続端子を有し、
前記接続端子は、前記検査用電極と接し、前記検査用電極よりも大きいヤング率を有する
請求項１から請求項６のいずれか１項に記載の表示装置のリペアシステム。
複数の前記無機発光素子は、前記アレイ基板に垂直な方向からの平面視で、２つの辺が接する４つの隅部を有し、
複数の前記無機発光素子は、複数の前記接続端子を有し、
複数の前記接続端子は、対角に位置する２つの隅部のそれぞれに設けられる
請求項７に記載の表示装置のリペアシステム。
複数の前記無機発光素子は、前記アレイ基板に垂直な方向からの平面視で、対向する２つの辺を有し、
複数の前記無機発光素子は、複数の前記接続端子を有し、
複数の前記接続端子は、前記２つの辺のそれぞれに沿って設けられる
請求項７に記載の表示装置のリペアシステム。
前記接続端子は、チタン又は窒化チタンを含む
請求項７に記載の表示装置のリペアシステム。
前記無機発光素子は、少なくともｐ型クラッド層、発光層、ｎ型クラッド層の順で積層された構造体が、前記アレイ基板上に配置される
請求項１から請求項１０のいずれか１項に記載の表示装置のリペアシステム。
前記無機発光素子の上面及び下面は、前記アレイ基板と前記検査用基板とに挟まれて、それぞれ前記アレイ基板の電極及び前記検査用電極に電気的に接続され、
前記無機発光素子の側面は、前記アレイ基板と前記検査用基板との間で露出する
請求項１から請求項１１のいずれか１項に記載の表示装置のリペアシステム。