JPH07122786A - Ｌｅｄアレイ装置 - Google Patents

Ｌｅｄアレイ装置

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JPH07122786A
JPH07122786A JP29143793A JP29143793A JPH07122786A JP H07122786 A JPH07122786 A JP H07122786A JP 29143793 A JP29143793 A JP 29143793A JP 29143793 A JP29143793 A JP 29143793A JP H07122786 A JPH07122786 A JP H07122786A
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JP
Japan
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wiring pattern
wiring
pattern
array device
wiring board
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JP29143793A
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Naoto Ono
直人 小野
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Victor Company of Japan Ltd
Original Assignee
Victor Company of Japan Ltd
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Publication date
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  • Printers Or Recording Devices Using Electromagnetic And Radiation Means (AREA)
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Abstract

(57)【要約】 【目的】 電極接続部の導通不良をなくして信頼性の高
いフェースダウン方式によるＬＥＤアレイ装置を提供す
る。 【構成】 電流容量の大きい大電流配線パターン８を有
する配線基板１上にＬＥＤチップ３とこのドライブＩＣ
チップ４をフェースダウン方式により装着したＬＥＤア
レイ装置において、上記配線基板の表面に、上記大電流
配線パターンを収容し得るだけの深さでパターン溝１０
を予め形成し、このパターン溝内に導電金属を堆積させ
て大電流配線パターンを形成する。これにより、パター
ンの表面と配線基板の表面との間の段差をなくし、ＬＥ
Ｄチップやドライブチップを配線基板の表面と平行にし
てフェースダウン方式により装填でき、電極接続部に導
通不良が発生することを阻止することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＩＬＡ方式プロジェク
タ用書き込み光源或いはＬＥＤプリンタ用ヘッド等に用
いられるＬＥＤアレイ装置に関する。
【０００２】
【従来の技術】一般に、ＬＥＤプリンタやＩＬＡ方式プ
ロジェクタ等の書き込み光源に使用されるＬＥＤアレイ
装置は、高解像度を実現するために約２０００〜１００
００ドットと高密度なものが要求され、且つ実用化され
ている。また、汎用の光学系を用いるため１６００ｄｐ
ｉと高密度な実装となっている。これらのＬＥＤアレイ
チップとそのドライブＩＣチップ及びこれらと配線基板
との接続は、ワイヤボンディング方式によりＡｌ（アル
ミニウム）線或いはＡｕ（金）線等の配線材を用いて三
次元的な高密度配線を行なって各電極毎に接続されてい
る。
【０００３】図７及び図８に基づいて従来のＬＥＤアレ
イ装置について説明すると、１は例えば表面に配線パタ
ーン２が形成されたガラス配線基板であり、この基板１
上にはＬＥＤチップ３とこの両側にＬＥＤチップ３を駆
動させるためのドライブＩＣチップ４が配置されてい
る。そして、図７に示す装置例にあっては、ＬＥＤ電極
パッド５と上記配線パターン２及びドライブ電極パッド
６と上記配線パターン２がそれぞれＡｌ線或いはＡｕ線
よりなるワイヤ７で接続されており、上記配線パターン
２を介して駆動電流が供給されている。図８に示す装置
例にあっては、ＬＥＤ電極パッド５とドライブ電極パッ
ド６とが直接ワイヤ７により接続されて、コンタクトが
図られている。
【０００４】上述のような接続方式では、ワイヤ７の本
数はＬＥＤアレイのドット数と同数或いはそれ以上必要
であり、例えば図７に示す接続方式では４０９６（２×
２０４８）本のワイヤ配線が必要とされ、図８に示す接
続方式では２０４８本のワイヤ配線が必要とされ、ボン
ディングに多くの時間を要するのみならず、ワイヤの切
断の恐れもあり、生産性及び装置の信頼性の点において
問題があった。
【０００５】
【発明が解決しようとする課題】上述のようにワイヤボ
ンディング方式によるＬＥＤアレイ装置では生産性及び
信頼性において問題があるが、これを解決するために各
チップを上下反転させて配線基板に対して各チップの電
極パッド５、６を対向させ、各チップの電極パッド５、
６と基板表面の基板電極パッドとを直接接続させるいわ
ゆるフェースダウン方式を採用することが考えられる。
【０００６】このフェースダウン方式により実装化する
場合において、電源配線パターン及びＧＮＤ（グラン
ド）配線パターンは電圧ドロップを小さくするために抵
抗を低くする必要があるが、配線パターンの幅や長さに
制約がある場合は、その配線導体の厚さを厚くせざるを
得ず、更には配線パターンの上部には保護膜が形成され
るためにその厚さは一層厚くなり、その結果、配線パタ
ーン上の電極パッド間には大きな段差が生じることにな
る。この段差は、フェースダウン方式によるチップ実装
時に、接続電極部の導通不良を引き起こす原因となった
り、内部応力の蓄積の原因となり、経時的に導通不良を
引き起こす等の信頼性低下の原因となる。
【０００７】更に、一般的にはＬＥＤアレイ装置には、
上記した電源配線パターンやＧＮＤ配線パターン等のよ
うに幅が例えば６ｍｍ程度の電流容量の大きい大電流配
線パターンの他にライン／スペースが１０μｍ／７．５
μｍ程度の高密度高精細な小電流配線パターンも有して
おり、エッチング技術上の制約から、これらの厚さの異
なる配線パターンを同一平面内にパターン形成すること
は非常に難しいという問題点がある。
【０００８】更には、ワイヤボンディング方式によるＬ
ＥＤアレイ装置にあっては、ワイヤ７が配線基板上の他
の配線パターンを空間的に跨いで交差する部分が発生す
るが、フェースダウン方式により実装する場合、この交
差部分の配線処理が非常に困難になるという問題点もあ
った。
【０００９】本発明は、以上のような問題点に着目し、
これを有効に解決すべく創案されたものであり、その目
的は電極接続部の導通不良をなくして信頼性の高いＬＥ
Ｄアレイ装置を提供することにある。また、本発明の目
的は複数の配線パターンを多層化により同一配線基板内
に形成したＬＥＤアレイ装置を提供することにある。
【００１０】
【課題を解決するための手段】請求項１に規定する第１
の発明は、上記問題点を解決するために、電流容量の大
きい大電流配線パターンを有する配線基板上に、ＬＥＤ
チップとドライブＩＣチップとをフェイスダウン方式に
より装着したＬＥＤアレイ装置において、前記大電流配
線パターンは、前記配線基板上に形成されたパターン溝
に収容され、前記大電流配線パターンの表面は前記配線
基板の表面と略同一の水平面となるように構成したもの
である。
【００１１】請求項２に規定する第２の発明は、上記問
題点を解決するために、複数の配線パターンを有する配
線基板上に、ＬＥＤチップとドライブＩＣチップとをフ
ェイスダウン方式により装着したＬＥＤアレイ装置にお
いて、複数の配線パターンの内、少なくとも１つの配線
パターンの一部或いは全部は、前記配線基板内に埋め込
まれて多層構造化されたものである。
【００１２】
【作用】第１の発明によれば、厚さの大きな大電流配線
パターンは、配線基板上に予め形成されたパターン溝内
に収容されて形成される。従って、この大電流配線パタ
ーンの表面は基板表面と略同一の水平レベルとなり、段
差が発生しない。従って、大電流配線パターン上の電極
パッドと基板表面上の電極パッド間に跨ぐようにチップ
を接続してもこれが傾斜することはなく基板表面に対し
て平行になるように実装することが可能となり、接続不
良等を引き起こすことがない。
【００１３】第２の発明によれば、複数の配線パターン
の内、例えば高密度高精細な小電流配線パターンは配線
基板表面に形成し、他方の配線パターンである厚さの大
きな大電流配線パターンは、配線基板内にその全部或い
は一部が埋め込まれて多層化構造になされるので、厚さ
の異なる複数の配線パターンを含んでいてもフェースダ
ウン方式による実装が可能となる。また、他の配線パタ
ーンと空間的に交差する配線部分を含んでいても、一方
の配線パターンを埋め込んで多層構造化することにより
フェースダウン方式による実装が可能となる。
【００１４】
【実施例】以下に、本発明に係るＬＥＤアレイ装置の一
実施例を添付図面に基づいて詳述する。図１は第１の発
明に係るＬＥＤアレイ装置の一例を示す断面図、図２は
図１に示すＬＥＤアレイ装置の製造過程を示す断面図、
図３は図１に示すＬＥＤアレイ装置の製造過程を示す断
面図、図４は図１に示すＬＥＤアレイ装置の変形例を示
す断面図である。尚、図７及び図８に示す従来のＬＥＤ
アレイ装置と同一部分については同一符号を付す。図示
するように１は例えばガラスよりなる透明な配線基板で
あり、この配線基板１の上方にＬＥＤチップ３とこれを
駆動するドライブＩＣチップ４とが反転されてパッド面
が配線基板１と対向するように実装、すなわちフェース
ダウン方式により実装されることになる。
【００１５】上記配線基板１の表面には、電源配線パタ
ーンやＧＮＤ配線パターン等の電流容量の大きい大電流
配線パターン８と電流容量の小さな高密度高精細な小電
流配線パターン９が混在して形成され、大電流配線パタ
ーン８は、比較的大電流を流すことから抵抗を少なくす
るためにその厚さは比較的大きく設定されることにな
る。
【００１６】具体的には、配線基板１の表面に、形成さ
れるべき大電流配線パターン８の厚さと略同じ深さでパ
ターン化されたパターン溝１０を図２に示すように予め
形成しておき、このパターン溝１０内に配線導体をメッ
キ、蒸着、スパッタ等の化学的或いは物理的成膜技術を
用いて成膜することにより上記大電流配線パターン８が
形成される。上記パターン溝１０は、エッチング等の化
学的加工或いは切削等の機械的加工により配線パターン
８の厚さと略同程度の深さで予め形成される。
【００１７】また、パターン溝１０内への配線導体の選
択的形成は、例えば配線基板全面への成膜と選択的エッ
チングにより可能であるが、この成膜は成膜表面の高さ
が配線基板１の表面の高さと略同一となってこれらが同
一水平レベルに位置するまで行なわれる。このようにパ
ターン溝１０内に大電流配線パターン８の形成が完了し
たら、この配線基板１の表面に図３に示すように高密度
高精細な小電流配線パターン９と基板電極パッド１１を
成膜とエッチングを行うことにより所望の部分に形成す
る。
【００１８】この小電流配線パターン９と基板電極パッ
ド１１の形成が完了したら、図１に示すようにＬＥＤチ
ップ３の電極パッド１２が形成されたパッド面とドライ
ブＩＣチップ４の電極パッド１３が形成されたパッド面
を配線基板表面に対向させ、上記各電極パッド１２、１
３とこれらに対応する基板電極パッド１１との間にそれ
ぞれ導電性粒子１４を介在させて両パッドを電気的に接
続し、フェースダウン方式による実装を完了する。
【００１９】この導電性粒子１４としては、例えば樹脂
球を核としてその表面にＮｉ（ニッケル）、Ａｕ等の導
電性の金属メッキを施したものや、導電性金属よりなる
球体、例えばＮｉ球等を用いることができ、更にはＡｕ
或いは半田等よりなるバンプを用いることもできる。こ
のように、大電流を流すことから厚さが大きくなる大電
流配線パターンを、基板表面に予め形成したパターン溝
内へ収容して形成するようにしたので、配線パターン表
面と基板表面とを略同一水平面内に位置させることが可
能となる。
【００２０】従って、大電流配線パターン８上に形成さ
れる基板電極パッド１１Ａと配線基板表面に形成される
基板電極パッド１１を略同一水平レベルに位置させるこ
とができ、このためこれら両パッド１１Ａ、１１間に跨
いで例えばＬＥＤチップ３を配線基板表面と平行に接続
することができる。従って、接続電極部において導通不
良を引き起こしたり、内部応力の蓄積による経時的な導
通不良を引き起こすことがなく、高い信頼性を確保しつ
つフェースダウン方式による実装を実現することができ
る。
【００２１】尚、上記実施例にあっては、パターン溝１
０内にメッキや蒸着技術を用いて金属導体を堆積させる
ことにより、大電流配線パターン８を形成した場合につ
いて説明したが、これに限らず、図４に示すように大電
流配線パターン８としてパターン化された金属箔１５を
使用し、これをパターン溝１０の内部に接着剤により接
着固定することにより大電流配線パターン８を形成する
ようにしてもよい。この場合にも、金属箔１５の表面と
配線基板１の表面を略同一高さにして段差を無くすよう
にする。また、パターン溝８を形成する場合には、その
断面両端の溝段部に外側へ傾斜された傾斜面１６を形成
し、上記金属箔１５の収容を容易に行なえるようにする
のが好ましい。
【００２２】次に、第２の発明に係るＬＥＤアレイ装置
の一実施例について説明する。この発明は、厚さの異な
る配線パターンが存在する場合、或いは配線パターン同
士が部分的に交差する場合に、多層化構造を採用するこ
とにより上記した配線パターンの形成を実現するように
したものである。図５は一方の配線パターンの全部が埋
め込まれた第２の発明に係るＬＥＤアレイ装置を示す断
面図である。尚、図１に示すＬＥＤアレイ装置と同一部
分については同一符号を付して説明を省略する。
【００２３】図示するように例えばガラスより形成され
た配線基板１内には、最下層に大電流を流す配線パター
ンとして例えばＧＮＤ配線パターン１７が埋め込まれ、
この上方に更に大電流を流す配線パターンとして例えば
電源配線パターン１８が埋め込まれ、そして、配線基板
１の表面には小電流を流すための高密度高精細な小電流
配線パターン９が形成されており、全体で相互に絶縁状
態になされた３層の多層化構造になされている。この小
電流配線パターン９の所望の部分には基板電極パッド１
１が設けられる。そして、上記基板電極パッド１１の
内、電源用の基板電極パッド１１Ａは、コンタクトホー
ル１９を介して上記電源配線パターン１８に電気的に接
続されている。尚、ＧＮＤ配線パターン１７も図示しな
いコンタクトホールを介して基板電極パッド側に接続さ
れる。
【００２４】このようにＧＮＤ及び電源配線パターン１
７、１８を配線基板１内に埋め込む理由は、前述の如く
大電流を流す配線パターンはその厚さが大きくなり、こ
れに対して小電流を流す配線パターンはその厚さが小さ
くなるが、これらの厚さの異なる配線パターンを同一平
面上に形成するのは成膜堆積技術やエッチング技術等か
ら非常に困難だからである。このように配線パターン１
７、１８の埋め込みは、配線パターンを形成するための
導体金属の成膜、この成膜のパターンエッチング及びこ
のパターン化された成膜上への絶縁体であるガラスの成
膜を順次所望の回数だけ繰り返すことにより行なうこと
ができる。
【００２５】上述のように成膜とエッチングの繰り返し
により、最終的に小電流配線パターン９と基板電極パッ
ド１１の形成が完了したならば、ＬＥＤチップ３の電極
パッド１２が形成されたパッド面とドライブＩＣチップ
４の電極パッド１３が形成されたパッド面を配線基板表
面に対向させ、上記各電極パッド１２、１３と、これら
に対応する基板電極パッド１１との間に第１の発明と同
様にそれぞれ導電性粒子１４を介在させて両パッドを電
気的に接続し、フェースダウン方式による実装を完了す
る。
【００２６】この導電性粒子１４としては、第１の発明
と同様に例えば樹脂球を核としてその表面にＮｉ（ニッ
ケル）、Ａｕ等の導電性の金属メッキを施したもの等を
用いることができる。このように使用目的に応じて厚さ
の異なる配線パターンの内、例えば電流容量の大きいＧ
ＮＤ配線パターンや電源配線パターンを層間分離して埋
め込むことにより、高密度高精細な小電流の配線パター
ンと同じ基板内にパターン形成することが可能となる。
従って、ＬＥＤチップとドライブＩＣチップとを、高い
信頼性を維持しつつフェースダウン方式により実装する
ことが可能となる。
【００２７】尚、上記実施例にあっては厚みが大きい配
線パターンとしてのＧＮＤ配線パターン１７と電源配線
パターン１８を埋め込むようにしたが、同じ厚みの配線
パターンでも空間的に分離して相互の絶縁状態を保持す
る必要がある場合には、一方の配線パターンを埋め込む
ようにしてもよい。この時の状態は図６に示される。
【００２８】すなわち図中２０は多層化により配線基板
１内に埋め込まれた第１の小電流配線パターン２０であ
り、２１はこの第１の小電流配線パターンと層間分離さ
れて空間的に交差する第２の小電流配線パターンであ
り、この第２の小電流配線パターン２１は配線基板１の
表面にパターン形成されている。そして、上記第１の小
電流配線パターン２０と同一層には第３の小電流配線パ
ターン２２が形成されており、この配線パターン２２は
コンタクトホール２３を介して上記第２の小電流配線パ
ターン２１に電気的に接続されている。
【００２９】これにより、ワイヤボンディング方式にお
いて他の配線パターンとの間において空間的に交差する
配線部が存在する場合には、上述のように一方の配線パ
ターンを埋め込むことにより両パターンを層間分離し、
これらを同一基板内に形成することができ、従って、Ｌ
ＥＤチップとドライブＩＣチップのフェースダウン方式
による実装が可能となる。尚、上記実施例にあっては電
流容量の大きな配線パターンを埋め込んで、電流容量の
小さな配線パターンを配線基板の表面にパターン形成す
るようにしたが、これらを逆に形成するようにしてもよ
いのは勿論である。
【００３０】
【発明の効果】以上説明したように、本発明のＬＥＤア
レイ装置によれば次のように優れた作用効果を発揮する
ことができる。第１の発明によれば、厚さの大きな大電
流配線パターンをパターン溝内に収容してこれと配線基
板表面との段差をほとんどなくすようにしたので、ＬＥ
ＤチップやドライブＩＣチップを配線基板表面に対して
平行に位置させて電気的接続を行なうことができる。従
って、接続電極部において導通不良を引き起こしたり、
内部応力の蓄積による経時的な導通不良を引き起こすこ
とがなく、高い信頼性を確保しつつフェースダウン方式
による実装を実現することができる。第２の発明によれ
ば、電気的に絶縁すべき複数の配線パターンを形成する
場合には、少なくとも１つの配線パターンを配線基板内
に埋め込んで多層化構造とすることにより全て同一配線
基板内にパターン形成することができ、従って、高い信
頼性を確保しつつフェースダウン方式による実装を実現
することができる。また、第１及び第２の発明によれば
フェースダウン方式による装填が可能であることから、
生産性の向上を図ることができる。
【図面の簡単な説明】
【図１】第１の発明に係るＬＥＤアレイ装置の一例を示
す断面図である。
【図２】図１に示すＬＥＤアレイ装置の製造過程を示す
断面図である。
【図３】図１に示すＬＥＤアレイ装置の製造過程を示す
断面図である。
【図４】図１に示すＬＥＤアレイ装置の変形例を示す断
面図である。
【図５】一方の配線パターンが内部に形成された第２の
発明に係るＬＥＤアレイ装置を示す断面図である。
【図６】図５に示すＬＥＤアレイ装置の変形例を示す断
面図である。
【図７】ワイヤボンディング方式による従来のＬＥＤア
レイ装置を示す断面図である。
【図８】ワイヤボンディング方式による従来の他のＬＥ
Ｄアレイ装置を示す断面図である。
【符号の説明】
１…配線基板、３…ＬＥＤチップ、４…ドライブＩＣチ
ップ、８…大電流配線パターン、９…小電流配線パター
ン、１０…パターン溝、１１…基板電極パッド、１２，
１３…電極パッド、１４…導電性粒子、１７…ＧＮＤ配
線パターン、１８…電源配線パターン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｂ４１Ｊ 2/455 Ｇ０２Ｂ 27/00 Ｈ０１Ｌ 21/60 ３１１ Ｓ 6918−4Ｍ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 電流容量の大きい大電流配線パターンを
    有する配線基板上に、ＬＥＤチップとドライブＩＣチッ
    プとをフェイスダウン方式により装着したＬＥＤアレイ
    装置において、前記大電流配線パターンは、前記配線基
    板上に形成されたパターン溝に収容され、前記大電流配
    線パターンの表面は前記配線基板の表面と略同一の水平
    面となるように構成したことを特徴とするＬＥＤアレイ
    装置。
  2. 【請求項２】 複数の配線パターンを有する配線基板上
    に、ＬＥＤチップとドライブＩＣチップとをフェイスダ
    ウン方式により装着したＬＥＤアレイ装置において、前
    記複数の配線パターンの内、少なくとも１つの配線パタ
    ーンの一部或いは全部は、前記配線基板内に埋め込まれ
    て多層構造化されたことを特徴とするＬＥＤアレイ装
    置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1310934A1 (en) * 2000-07-18 2003-05-14 Sony Corporation Image display unit and production method for image display unit
KR100494021B1 (ko) * 2001-11-30 2005-06-10 다이닛뽕스크린 세이조오 가부시키가이샤 광원장치 및 화상기록장치
JP2007149655A (ja) * 2005-10-28 2007-06-14 Kyocera Corp 電子光学コラムおよび電子光学多層コラム
JP2017034291A (ja) * 2016-11-16 2017-02-09 シャープ株式会社 発光装置
US9966367B2 (en) 2010-01-22 2018-05-08 Sharp Kabushiki Kaisha Light emitting device
JP2021036597A (ja) * 2020-10-28 2021-03-04 日亜化学工業株式会社 発光装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1310934A1 (en) * 2000-07-18 2003-05-14 Sony Corporation Image display unit and production method for image display unit
EP1310934A4 (en) * 2000-07-18 2009-03-11 Sony Corp IMAGE DISPLAY UNIT AND MANUFACTURING PROCESS FOR THE IMAGE DISPLAY UNIT
US7880184B2 (en) 2000-07-18 2011-02-01 Sony Corporation Image display unit
KR100494021B1 (ko) * 2001-11-30 2005-06-10 다이닛뽕스크린 세이조오 가부시키가이샤 광원장치 및 화상기록장치
JP2007149655A (ja) * 2005-10-28 2007-06-14 Kyocera Corp 電子光学コラムおよび電子光学多層コラム
US9966367B2 (en) 2010-01-22 2018-05-08 Sharp Kabushiki Kaisha Light emitting device
JP2017034291A (ja) * 2016-11-16 2017-02-09 シャープ株式会社 発光装置
JP2021036597A (ja) * 2020-10-28 2021-03-04 日亜化学工業株式会社 発光装置

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