JPH0410696A - 多層配線基板の製造方法 - Google Patents
多層配線基板の製造方法Info
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- JPH0410696A JPH0410696A JP2114427A JP11442790A JPH0410696A JP H0410696 A JPH0410696 A JP H0410696A JP 2114427 A JP2114427 A JP 2114427A JP 11442790 A JP11442790 A JP 11442790A JP H0410696 A JPH0410696 A JP H0410696A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は主に半導体装置に用いられる多層配線基板に関
するものである。
するものである。
〈従来の技術〉
回路基板に、直接的に半導体素子を組み込むに際し、半
導体素子の高密度化や高集積化に伴って回路基板の高密
度化の要求も高まっており、このような要求に対しては
回路基板の多層化が必要となる。
導体素子の高密度化や高集積化に伴って回路基板の高密
度化の要求も高まっており、このような要求に対しては
回路基板の多層化が必要となる。
回路基板の多層化方法としては従来、基板の積層後にス
ルーホールを形成し、次いでメツキを施こすという方法
が採用されている。しかし、このような方法では製造工
程が多くなり、また多層化を終了してのちに初めて、配
線の良否がテストされることとなり、製造時の歩留りも
悪いものである。また、半導体素子をワイヤレスボンデ
ィングにて回路基板に組み込む場合には、回路基板上に
設けられる半導体素子接続用の突起電極（バンプ）によ
って半導体素子表面の汚染や破損が防げるが、製造工程
が長（なるという欠点を有する。
ルーホールを形成し、次いでメツキを施こすという方法
が採用されている。しかし、このような方法では製造工
程が多くなり、また多層化を終了してのちに初めて、配
線の良否がテストされることとなり、製造時の歩留りも
悪いものである。また、半導体素子をワイヤレスボンデ
ィングにて回路基板に組み込む場合には、回路基板上に
設けられる半導体素子接続用の突起電極（バンプ）によ
って半導体素子表面の汚染や破損が防げるが、製造工程
が長（なるという欠点を有する。
〈発明が解決しようとする課題〉
本発明者らは半導体装置に用いる配線基板を多層化する
に際して、上記従来の多層化基板ではなく、歩留りよく
安価に製造でき、かつ容易に高密度に形成できる多層配
線基板技術を得るべく鋭意検討を重ね、本発明を完成す
るに至った。
に際して、上記従来の多層化基板ではなく、歩留りよく
安価に製造でき、かつ容易に高密度に形成できる多層配
線基板技術を得るべく鋭意検討を重ね、本発明を完成す
るに至った。
〈課題を解決するための手段〉
即ち、本発明は導体パターンを片面に有する絶縁性フィ
ルムの導体パターン当接領域内または該領域とその近傍
領域に、少なくとも一個の微細貫通孔が厚み方向に設け
られており、かつパターン当接領域内の貫通孔には金属
物質による表裏面導通路およびバンプ状金属突出物が形
成されてなる配線基板が複数枚、バンプ状金属突出物を
介して電気的に導通するように積層されてなる多層配線
基板を提供するものである。
ルムの導体パターン当接領域内または該領域とその近傍
領域に、少なくとも一個の微細貫通孔が厚み方向に設け
られており、かつパターン当接領域内の貫通孔には金属
物質による表裏面導通路およびバンプ状金属突出物が形
成されてなる配線基板が複数枚、バンプ状金属突出物を
介して電気的に導通するように積層されてなる多層配線
基板を提供するものである。
以下、本発明を図面を用いてさらに詳細に説明する。
第１図は本発明の多層配線基板の一実例を示す断面図で
あり、導体パターン１を片面に有する絶縁性フィルム２
のパターン１当接領域とその近傍領域に、複数個の微細
貫通孔３が厚み方向に設けられており、かつパターン１
当接領域内の貫通孔には金属物質による表裏面導通路４
およびバンプ状金属突出物５が形成されてなる配線基板
の三層が、バンプ状金属突出物５を介して電気的に導通
するように積層してなるものである。また、各配線基板
はエポキシ樹脂のような熱硬化性樹脂やフッ素樹脂のよ
うな熱可塑性樹脂からなる接着剤層６によって剥離しな
いように強固に接合されている。
あり、導体パターン１を片面に有する絶縁性フィルム２
のパターン１当接領域とその近傍領域に、複数個の微細
貫通孔３が厚み方向に設けられており、かつパターン１
当接領域内の貫通孔には金属物質による表裏面導通路４
およびバンプ状金属突出物５が形成されてなる配線基板
の三層が、バンプ状金属突出物５を介して電気的に導通
するように積層してなるものである。また、各配線基板
はエポキシ樹脂のような熱硬化性樹脂やフッ素樹脂のよ
うな熱可塑性樹脂からなる接着剤層６によって剥離しな
いように強固に接合されている。
第２図は本発明の多層配線基板の他の実例を示す断面図
であり、金属物質が充填された複数の導通路４を同時に
閉塞するようにバンプ状の金属突出物５が形成されてい
る。
であり、金属物質が充填された複数の導通路４を同時に
閉塞するようにバンプ状の金属突出物５が形成されてい
る。
第３図は本発明の多層配線基板に半導体素子７をバンプ
状金属突出物５を介して接続した状態を示す断面図であ
る。
状金属突出物５を介して接続した状態を示す断面図であ
る。
本発明において絶縁性フィルム２は絶縁特性を有するも
のであれば特に限定されず、ポリエステル系樹脂、エポ
キシ系樹脂、ポリウレタン系樹脂、ポリスチレン系樹脂
、ポリエチレン系樹脂、ポリアミド系樹脂、ポリイミド
系樹脂、ポリカーボネート樹脂、シリコーン系樹脂、フ
ッ素系樹脂など熱硬化性樹脂や熱可塑性樹脂を問わず使
用できる。
のであれば特に限定されず、ポリエステル系樹脂、エポ
キシ系樹脂、ポリウレタン系樹脂、ポリスチレン系樹脂
、ポリエチレン系樹脂、ポリアミド系樹脂、ポリイミド
系樹脂、ポリカーボネート樹脂、シリコーン系樹脂、フ
ッ素系樹脂など熱硬化性樹脂や熱可塑性樹脂を問わず使
用できる。
これらの素材のうちコンピュータ用基板のような信号伝
達速度が重要となる用途には、例えば含フッ素ポリイミ
ドのような誘電率が低い耐熱性樹脂を用いることが好ま
しい。
達速度が重要となる用途には、例えば含フッ素ポリイミ
ドのような誘電率が低い耐熱性樹脂を用いることが好ま
しい。
導体パターン１は例えば金、銀、銅、鉄、ニッケル、コ
バルトなどの各種金属、またはこれらを主成分とする各
種合金によって形成される。形成方法としては、スパッ
タリング、各種蒸着、各種メツキなどの方法が採用でき
る。
バルトなどの各種金属、またはこれらを主成分とする各
種合金によって形成される。形成方法としては、スパッ
タリング、各種蒸着、各種メツキなどの方法が採用でき
る。
第４図（ａ）〜（ｄ）は本発明の配線基板を得るための
具体的な製造工程を示す説明図である。
具体的な製造工程を示す説明図である。
第４図（ａ）は絶縁性フィルム２の片面に導体パターン
１をパターニング形成したものであり、第４図中）は上
記にて得られた絶縁性フィルム２の導体パターン１当接
領域内およびその近傍のフィルム２に、導体パターン１
の面積よりも小さな孔ピッチにて複数個の微細貫通孔３
を厚み方向に設けたものである。貫通孔３は本発明の多
層基板において導通をとるのに重要な役割を果たすもの
であって、機械加工やレーザー加工、光加工、化学エツ
チングなどの方法によって設けることができる。
１をパターニング形成したものであり、第４図中）は上
記にて得られた絶縁性フィルム２の導体パターン１当接
領域内およびその近傍のフィルム２に、導体パターン１
の面積よりも小さな孔ピッチにて複数個の微細貫通孔３
を厚み方向に設けたものである。貫通孔３は本発明の多
層基板において導通をとるのに重要な役割を果たすもの
であって、機械加工やレーザー加工、光加工、化学エツ
チングなどの方法によって設けることができる。
好ましくはエキシマレーザ−の照射によって穿孔処理を
行なうことが精度の点から望ましい。貫通孔３の大きさ
は隣合う孔３同士が繋がらない程度にまでできるだけ大
きくすることが、後の工程にて充填する金属物質層の電
気抵抗を小さくする上で好ましいが、通常５〜１００μ
ｍ程度に設定される。
行なうことが精度の点から望ましい。貫通孔３の大きさ
は隣合う孔３同士が繋がらない程度にまでできるだけ大
きくすることが、後の工程にて充填する金属物質層の電
気抵抗を小さくする上で好ましいが、通常５〜１００μ
ｍ程度に設定される。
第４図（Ｃ）は得られた穿孔済みの絶縁性フィルム２の
導体パターン１形成面（図中では下部）をマスクし、導
体パターン１を電極として電解メツキを行ない、パター
ン１に接している貫通孔３のみに選択的に金属物質を充
填して導通路４を形成し、次いでこの導通路４の絶縁性
フィルム２の開口部にそれぞれ数μｍ〜数十μｍの高さ
でバンプ状の金属突出物５を形成したものである。なお
、充填する金属物質は一種類に限定されず複数種の金属
を用いて導通路４内を多層構造とすることもできる。
導体パターン１形成面（図中では下部）をマスクし、導
体パターン１を電極として電解メツキを行ない、パター
ン１に接している貫通孔３のみに選択的に金属物質を充
填して導通路４を形成し、次いでこの導通路４の絶縁性
フィルム２の開口部にそれぞれ数μｍ〜数十μｍの高さ
でバンプ状の金属突出物５を形成したものである。なお
、充填する金属物質は一種類に限定されず複数種の金属
を用いて導通路４内を多層構造とすることもできる。
第４図（ｄ）は上記のようにして得られた配線基板を接
着剤層６を介在させて積層する工程を示す。
着剤層６を介在させて積層する工程を示す。
各配線基板の導通にはバンプ状金属突出物５を用いてい
る。接着剤層６は金属物質が充填されていない貫通孔３
にも充填されるので、アンカー効果が生じるだけでなく
、積層した際に上記貫通孔３から内部の空気が押し出さ
れるので、積層不良が生じることもなく、各配線基板間
を強固に接合することができるものである。
る。接着剤層６は金属物質が充填されていない貫通孔３
にも充填されるので、アンカー効果が生じるだけでなく
、積層した際に上記貫通孔３から内部の空気が押し出さ
れるので、積層不良が生じることもなく、各配線基板間
を強固に接合することができるものである。
第５図は本発明の多層配線基板を第１図〜第４図のよう
なインナーボンディングに用いるのではなく、外部回路
８とのアウターボンディングに利用した例を示したもの
である。ワイヤーボンディングによって半導体素子を組
み込んだ配線基板は基板上のバンプ状金属突出物５を介
して外部基板上の外部回路８に接続されている。
なインナーボンディングに用いるのではなく、外部回路
８とのアウターボンディングに利用した例を示したもの
である。ワイヤーボンディングによって半導体素子を組
み込んだ配線基板は基板上のバンプ状金属突出物５を介
して外部基板上の外部回路８に接続されている。
〈発明の効果〉
以上のように、本発明の多層配線基板は導体パターン当
接頭域およびその近傍領域の絶縁性フィルムに微細貫通
孔を設け、その内部に金属物質層を充填して導通路を形
成し、さらにバンプ状の金属突出物を形成しているので
、貫通孔の形成時は導体パターンに粗位置合わせをする
だけで良く、また半導体素子との電極面との接着もバン
プ状の突出物によって高精度に位置決めできるものであ
り、得られる半導体装置の信頼性が向上するものである
。
接頭域およびその近傍領域の絶縁性フィルムに微細貫通
孔を設け、その内部に金属物質層を充填して導通路を形
成し、さらにバンプ状の金属突出物を形成しているので
、貫通孔の形成時は導体パターンに粗位置合わせをする
だけで良く、また半導体素子との電極面との接着もバン
プ状の突出物によって高精度に位置決めできるものであ
り、得られる半導体装置の信頼性が向上するものである
。
また、本発明の多層配線基板は多層化する前に各配線基
板毎に良否検査を行なうことができるので、製造工程に
おける歩留りが向上するものである。また、絶縁性フィ
ルムの厚みや接着剤層の厚みを薄くすることによって、
可撓性に優れた薄くて高密度の多層配線基板を提供でき
る。
板毎に良否検査を行なうことができるので、製造工程に
おける歩留りが向上するものである。また、絶縁性フィ
ルムの厚みや接着剤層の厚みを薄くすることによって、
可撓性に優れた薄くて高密度の多層配線基板を提供でき
る。
第１図〜第３図および第５図は本発明の多層配線基板の
実例を示す断面図を示し、第４図（ａ）〜（ｄ）は本発
明の配線基板を得るための具体的な製造工程を示す説明
図である。 １・・・導体パターン、２・・・絶縁性フィルム、３・
・・貫通孔、４・・・導通路、５・・・金属突出物、６
・・・接着剤層
実例を示す断面図を示し、第４図（ａ）〜（ｄ）は本発
明の配線基板を得るための具体的な製造工程を示す説明
図である。 １・・・導体パターン、２・・・絶縁性フィルム、３・
・・貫通孔、４・・・導通路、５・・・金属突出物、６
・・・接着剤層
Claims (1)
- 導体パターンを片面に有する絶縁性フィルムの導体パタ
ーン当接領域内または該領域とその近傍領域に、少なく
とも一個の微細貫通孔が厚み方向に設けられており、か
つパターン当接領域内の貫通孔には金属物質による表裏
面導通路およびバンプ状金属突出物が形成されてなる配
線基板が複数枚、バンプ状金属突出物を介して電気的に
導通するように積層されてなる多層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114427A JPH0410696A (ja) | 1990-04-27 | 1990-04-27 | 多層配線基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114427A JPH0410696A (ja) | 1990-04-27 | 1990-04-27 | 多層配線基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410696A true JPH0410696A (ja) | 1992-01-14 |
Family
ID=14637447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2114427A Pending JPH0410696A (ja) | 1990-04-27 | 1990-04-27 | 多層配線基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410696A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO1994029897A1 (en) * | 1993-06-08 | 1994-12-22 | Minnesota Mining And Manufacturing Company | Method for providing electrical interconnections between adjacent circuit board layers of a multi-layer circuit board |
| WO2001087023A1 (fr) * | 2000-05-10 | 2001-11-15 | Ibiden Co., Ltd. | Carte a circuits imprimes multicouche et son procede de production |
| WO2001087024A1 (fr) * | 2000-05-10 | 2001-11-15 | Ibiden Co., Ltd. | Procede de production de cartes de circuit multicouche |
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