JP2009076899A - 半導体チップパッケージ及びこれを用いた印刷回路基板 - Google Patents

半導体チップパッケージ及びこれを用いた印刷回路基板 Download PDF

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Abstract

【課題】一面にチップパッドが形成され、他面にキャパシタが形成された半導体チップからなる半導体チップパッケージを提供する。
【解決手段】半導体チップパッケージ２０は、チップパッド２１２とそこに接続された再配線層２４が一面に形成された半導体基板２１１から成る半導体チップ２１と、半導体チップ２１の他面に形成されたパッド２３１，２３２とそれに接続されて形成されたキャパシタ２２とを含む半導体チップパッケージ。
【選択図】図２

Description

本発明は半導体チップパッケージ及びこれを内蔵した印刷回路基板に関する。
最近、携帯用電子機器を含んだ電子製品における消費者の欲求がますます多様化していて、特に、多機能化、小型軽量化、高速化、低価化、移動便宜性の増加、無線を用いたインターネットにリアルタイム接続、消費者からの洗練されたデザインへのニーズなどは、それに合わせた製品を作るのに開発者、デザイナー、製造業体にとって大きな負担となっている。このような厳しい競争下で、競争社は次々と新モデルを出し続けており、これにより、また関連者の負担が加重されている。特に、携帯電話、ＰＤＡ、デジタルカメラ、ノートパソコンなどのモバイル製品に対するニーズがますます高くなっており、その電子部品も互いに統合、モジュール化されながら多機能化、小型軽量化、低価化などが実現されている。
半導体チップに受動素子を内蔵する場合、半導体工程との互換性のために使用できる材料が限定され、また、受動素子によりチップサイズが大きくなったり、費用が増加したりするので、応用範囲が限定される。他の方法として、半導体チップパッケージに受動素子を内蔵する方法がある。パッケージ内部にキャパシタを直接形成する方法としては厚膜タイプ（type）と薄膜タイプが知られている。
厚膜型キャパシタの場合には、パッケージ絶縁材としてエポキシ樹脂に誘電体フィラー（filler）を分散させた複合材料を使用するため、工程性はよいが、誘電率が３０前後と低いので大きな容量のキャパシタを実現し難い。薄膜型の場合には、高い容量密度を有するが、下部電極として使用される銅箔表面の欠陷により漏電を起こすことがある。
半導体チップパッケージと受動素子との信頼性を向上させるために、半導体チップパッケージの再配線層にキャパシタを形成する技術も考案された。しかし、再配線層にキャパシタを形成する場合には再配線の間にキャパシタを形成することになるので、キャパシタのサイズに制限があり、再配線工程との互換性のために、使用可能な電極材料が制限され、工程温度やパターニング方法など工程設計の自由度が低くなる。
こうした従来技術の問題点を解決するために、本発明は、半導体チップの再配線層から分離された領域にキャパシタを配置することにより、半導体チップを効果的に活用できる半導体チップパッケージ及びこれを内蔵した印刷回路基板を提供することをその目的とする。
本発明の一実施形態によれば、一面にチップパッドが形成された半導体チップと、上記半導体チップの他面に形成されたキャパシタと、を含む半導体チップパッケージが提供される。
上記キャパシタは、上記半導体チップの他面に積層された上部電極と、上記上部電極に積層された誘電層と、上記誘電層に積層された下部電極と、を含むことができる。
上記下部電極は、上記半導体チップの他面に形成された下部パッドと電気的に接続し、上記上部電極は、上記半導体チップの他面に形成された上部パッドと電気的に接続することができる。
上記半導体チップの一面には、上記チップパッドと電気的に接続する再配線を含んだ再配線層が積層されることができる。
本発明の他の実施形態によれば、半導体チップが内蔵され、回路パターン層と絶縁層とが交互に積層された印刷回路基板であって、上記半導体チップの一面に形成されたチップパッドが上記回路パターン層の第１回路パターンと電気的に接続し、上記半導体チップの他面に形成されたキャパシタが上記回路パターン層の第２回路パターンと電気的に接続する印刷回路基板が提供される。
上記キャパシタは、上記半導体チップの他面に積層された上部電極と、上記上部電極に積層された誘電層と、上記誘電層に積層された下部電極と、を含むことができる。
上記下部電極は上記半導体チップの他面に形成された下部パッドと電気的に接続し、上記上部電極は上記半導体チップの他面に形成された上部パッドと電気的に接続することができる。
上記チップパッドと上記第１回路パターンとは、再配線を含んだ再配線層を介して電気的に接続できる。
本発明によれば、半導体チップにてチップパッドが形成された面と異なる面にキャパシタを薄膜で形成することにより、半導体チップを効率的に活用することができる。また、薄膜のキャパシタを別途の工程で半導体チップに形成することにより、印刷回路基板の製造工程中にキャパシタを形成することに比べてより信頼性の高いキャパシタを形成することができる。
このように、半導体チップに形成されたキャパシタを含む半導体チップパッケージを印刷回路基板に内蔵することにより、キャパシタを印刷回路基板に内蔵したことと同じ効果が得られる。
以下、本発明に係る半導体チップパッケージとこれを内蔵した印刷回路基板の実施例を添付図面に基づいて詳細に説明し、添付図面を参照して説明することに当たって、同一かつ対応する構成要素は、同一の図面符号を付し、これに対する重複説明は省略する。
図１ａは本発明の一実施例による半導体チップパッケージの平面図であり、図１ｂは本発明の一実施例による半導体チップパッケージの断面図である。図１ａ、１ｂを参照すると、半導体チップパッケージ１０、半導体チップ１１、半導体基板１１１、チップパッド１１２、保護膜１１３、キャパシタ１２、下部電極１２１、誘電層１２２、上部電極１２３、下部パッド１３１、上部パッド１３２が示されている。
図１ｂは図１ａのＡ部分の断面図であって、図１ｂを参照すると、半導体チップパッケージ１０は半導体チップ１１と半導体チップ１１に形成されたキャパシタ１２とを含む。
半導体チップ１１は、集積回路が内在された半導体基板１１１と、半導体基板１１１の一面に備えられてその集積回路と電気的に接続するチップパッド１１２と、チップパッド１１２が露出するように半導体基板１１１に積層された保護膜１１３とを含む。
半導体チップ１１の他面にはキャパシタ１２が形成される。キャパシタ１２は蒸着により薄膜で形成できる。キャパシタ１２の下部電極１２１は半導体チップ１１の他面に形成され、下部電極１２１には誘電層１２２が形成される。また、誘電層１２２には上部電極１２３が形成される。下部電極１２１と上部電極１２３は半導体チップ１１の他面に形成された下部パッド１３１と上部パッド１３２とにそれぞれ電気的に接続される。
以上のように、キャッパシタ１２の下部電極１２１、上部電極１２３、及び誘電層１２２の材質は、本技術分野の当業者に自明なことであるから、詳細な説明は省略する。
本実施例では、チップパッド１１２の形成されない半導体チップ１１の他面にキャパシタ１２を形成することにより、半導体チップ１１の空間を効率的に活用でき、多様なサイズのキャパシタ１２を形成できる。
図２は、本発明の他の実施例による半導体チップパッケージの断面図である。図２を参照すると、半導体チップパッケージ２０、半導体チップ２１、半導体基板２１１、チップパッド２１２、保護膜２１３、キャパシタ２２、下部電極２２１、誘電層２２２、上部電極２２３、下部パッド２３１、上部パッド２３２、再配線層２４、再配線２４１、及び絶縁層２４２が示されている。
図２は、全般的に図１ｂと同様な構成である。相違点を主として説明すると、本実施例の半導体チップパッケージ２０は半導体チップ２１の一面に再配線層２４が積層されたことを特徴としている。
半導体チップ２１の一面に形成されたチップパッド２１２は、直径が１０〜２０μｍで極めて小さい。このようなサイズのチップパッド２１２は、印刷回路基板の製造工程でコントロールできる範囲を脱するので印刷回路基板と直接接続させることが困難である。したがって、再配線工程により外部と接続できるパッドのサイズを大きくするために再配線層２４を形成する。
再配線層２４は、絶縁層２４２と、絶縁層２４２間に介在された再配線２４１とを含む。再配線２４１は半導体チップ２１のチップパッド２１２と電気的に接続し、一部は外部に露出されている。外部に露出された再配線２４１の一部はチップパッド２１２より表面積が広くて外部素子と電気的に接続させることが容易になる。
図３は本発明のまた他の実施例による印刷回路基板の断面図である。図３を参照すると、半導体チップパッケージ３０、半導体チップ３１、キャパシタ３２、チップパッド３３、回路パターン層３５、絶縁層３６、第１回路パターン３５１、第２回路パターン３５２、印刷回路基板３００が示されている。
本実施例の印刷回路基板３００は絶縁層３６と回路パターン層３５とが交互に積層された構造であり、半導体チップパッケージ３０が内蔵されている。一方、印刷回路基板３００の中心にはコア層３７が内蔵されることもできる。
半導体チップパッケージ３０の一面にはチップパッド３３が形成され、チップパッド３３は第１回路パターン３５１と電気的に接続する。チップパッド３３はビアホールで第１回路パターン３５１と接続することもできる。
また、半導体チップ３１の他面にはキャパシタ３２が形成される。キャパシタ３２は第２回路パターン３５２と電気的に接続する。
本実施例におけるチップパッド３３と第１回路パターン３５１との接続、及び、キャパシタ３２と第２回路パターン３５２との接続は、印刷回路基板３００に半導体チップパッケージ３０を内蔵した後にビアホールを形成することにより、行われることができる。
本実施例のように、半導体チップ３１の他面に予めキャパシタ３２が形成された半導体チップパッケージ３０を印刷回路基板３００に内蔵する場合には、予め形成されたキャパシタ３２を内蔵するのでキャパシタ３２の容量を的確にコントロールすることができる。このような構造のキャパシタ内蔵型印刷回路基板３００は、印刷回路基板の製作工程中に薄膜のキャパシタを形成した従来の印刷回路基板に比べてより信頼性の高い容量のキャパシタを製造することができる。
特に、半導体チップ３１の他面にはチップパッド３３が形成されないので広い面積を確保することができ、また半導体チップ３１の他面は平坦であって、薄膜蒸着によりキャパシタ３２を形成することが容易である。
以上、本発明の好ましい実施例を参照して説明したが、当該技術分野で通常の知識を有する者であれば、特許請求の範囲に記載された本発明の思想及び領域から脱しない範囲内で本発明を多様に修正及び変更させることができることを理解できよう。
本発明の一実施例による半導体チップパッケージの底面図である。 本発明の一実施例による半導体チップパッケージの断面図である。 本発明の他の実施例による半導体チップパッケージの断面図である。 本発明のまた他の実施例による印刷回路基板の断面図である。
符号の説明
１０ 半導体チップパッケージ
１１ 半導体チップ
１１１ 半導体基板
１１２ チップパッド
１１３ 保護膜
１２ キャパシタ
１２１ 下部電極
１２２ 誘電層
１２３ 上部電極
１３１ 下部パッド
１３２ 上部パッド

Claims (8)

  1. 一面にチップパッドが形成された半導体チップと、
    前記半導体チップの他面に形成されたキャパシタと、
    を含む半導体チップパッケージ。
  2. 前記キャパシタは、前記半導体チップの他面に形成された上部電極と、
    前記上部電極に形成された誘電層と、
    前記誘電層に形成された下部電極と、
    を含む請求項１に記載の半導体チップパッケージ。
  3. 前記下部電極は、前記半導体チップの他面に形成された下部パッドと電気的に接続し、前記上部電極は、前記半導体チップの他面に形成された上部パッドと電気的に接続することを特徴とする請求項２に記載の半導体チップパッケージ。
  4. 前記半導体チップの一面には前記チップパッドと電気的に接続する再配線を含んだ再配線層が積層されることを特徴とする請求項１に記載の半導体チップパッケージ。
  5. 半導体チップが内蔵され、回路パターン層と絶縁層とが交互に積層される印刷回路基板であって、
    前記半導体チップの一面に形成されたチップパッドは、前記回路パターン層の第１回路パターンと電気的に接続し、
    前記半導体チップの他面に形成されたキャパシタは、前記回路パターン層の第２回路パターンと電気的に接続することを特徴とする印刷回路基板。
  6. 前記キャパシタは、前記半導体チップの他面に形成された上部電極と、
    前記上部電極に形成された誘電層と、
    前記誘電層に形成された下部電極と、
    を含む請求項５に記載の印刷回路基板。
  7. 前記下部電極は、前記半導体チップの他面に形成された下部パッドと電気的に接続し、前記上部電極は、前記半導体チップの他面に形成された上部パッドと電気的に接続することを特徴とする請求項６に記載の印刷回路基板。
  8. 前記チップパッドと前記第１回路パターンは、再配線を含んだ再配線層を介して電気的に接続することを特徴とする請求項５に記載の印刷回路基板。
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