CN104253092B - 分层衬底上有嵌入载盘的集成电路封装系统及其制造方法 - Google Patents

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Abstract

集成电路封装系统和制造集成电路封装系统的方法，所述系统包括：具有嵌入载盘的介电芯；在所述介电芯上的顶部阻焊层，嵌入载盘的载盘顶表面在所述顶部阻焊层下面；附接到所述嵌入载盘的器件互连件；以及具有互连柱的集成电路器件，附接到所述器件互连件的所述互连柱用于将所述集成电路器件安装到所述介电芯。

Description

分层衬底上有嵌入载盘的集成电路封装系统及其制造方法
技术领域
本发明一般地涉及集成电路封装系统，并且更具体地，涉及在分层衬底上具有嵌入载盘(embedded pad)的系统。
背景技术
增加的部件小型化、集成电路(“IC”)更大的封装密度、更高的性能以及更低的成本是计算机行业当今的目标。半导体封装结构继续朝向小型化进展，以增加封装在其中的部件的密度而减少由此制成的产品的尺寸。这响应于对信息和通信产品不断减少尺寸、厚度和成本同时具有不断增加的性能的持续增长的需求。
这些对小型化的不断增长的需求例如在便携式信息和通信装置(例如蜂窝电话、免提蜂窝电话耳机、个人数字助理(PDA)、摄录像机、笔记本型计算机等)中是特别值得注意的。所有这些装置继续被制得更小且更薄来提高其便携性。因此，被并入这些装置的IC封装被要求制得更小且更薄，这导致与在板和其他电路上布置器件相关的问题。容置和保护IC的封装配置要求它们被制得更小、更薄并且也更坚固。
因此，仍存在对在分层衬底上具有嵌入载盘的集成电路封装系统及其制造方法的需求，所述集成电路封装系统及其制造方法提供低成本制造、提高的产率、集成电路封装尺寸的减少以及灵活的堆叠和集成配置。鉴于对节约成本和提高效率的不断增长的需求，寻求这些问题的解答是越来越重要的。
长久以来一直在寻求对于这些问题的解决方案，但是之前的发展尚未教导或建议任何解决方案，因此，对于这些问题的解决方案长久以来一直困惑本领域的技术人员。
发明内容
本发明提供制造集成电路封装系统的制造方法，所述方法包括：形成具有嵌入载盘的介电芯；在介电芯上形成顶部阻焊层，所述嵌入载盘的载盘顶表面在所述顶部阻焊层下面；在所述嵌入载盘上形成器件互连件；以及安装具有互连柱的集成电路器件，附接到器件互连件的互连柱用于将所述集成电路器件安装到所述介电芯。
本发明提供集成电路封装系统，所述系统包括：具有嵌入载盘的介电芯；在所述介电芯上的顶部阻焊层，所述嵌入载盘的载盘顶表面在所述顶部阻焊层下面；附接到所述嵌入载盘的器件连接件；以及具有互连柱的集成电路器件，附接到所述器件互连件的所述互连柱用于将所述集成电路器件安装到所述介电芯。
除了以上提及的内容之外或者替代以上提及的内容，本发明的特定实施方案具有其他方面。当参照附图进行以下详细描述时，通过阅读该详细描述，这些方面对于本领域的技术人员将变得清楚。
附图说明
图1是在本发明的第一实施方案中，沿图2的线1-1的集成电路封装系统的剖视图。
图2是集成电路封装系统的顶视图。
图3是在本发明的第二实施方案中，沿图2的线1-1的集成电路封装系统的剖视图。
图4是在制造的芯-层压阶段中图1的基础衬底的一部分。
图5是在制造的芯-镀覆(plating)阶段中图4的结构。
图6是在制造的层压-去除阶段中图5的结构。
图7是在制造的介电-层压阶段中图6的结构。
图8是在制造的层压-钻孔阶段中图7的结构。
图9是在制造的导电-图形化阶段中图8的结构。
图10是在制造的芯-分离阶段中图9的结构。
图11是在制造的图形-蚀刻阶段中图10的结构。
图12是在制造的阻焊剂(resist)印刷阶段中的图11的结构。
图13是在制造的阻焊剂曝光阶段中图12的结构。
图14是在制造的阻焊剂固化阶段中图13的结构。
图15示出在制造的保护剂-涂覆阶段中图14的结构。
图16是在制造的芯片-附接阶段中图15的结构。
图17是在本发明的进一步的实施方案中的集成电路封装系统的制造方法的流程图。
具体实施方式
充分详细地描述以下实施方案，以使得本领域的技术人员能够实现并使用本发明。要理解的是，其他实施方案基于本公开将是显而易见的，并且可以在不脱离本发明的范围的情况下改变系统、处理或机械。
在以下描述中，给出了许多特定细节，以提供本发明的透彻理解。然而，将显而易见的是，可以在没有这些特定细节的情况下实施本发明。为了避免模糊本发明，不详细公开一些公知的电路、系统构造和处理步骤。
类似地，示出所述系统的实施方案的附图是半图解式的，并且不是按比例的，特别是，一些尺寸在附图中为了呈现上的清晰而被放大示出。附图中的描绘对于大部分是任意的。一般来讲，可以以任意方位操作本发明。另外，其中多个实施方案被公开和描述为具有某些共同的特征，为了清楚和便于所述多个实施方案的图示说明、描述以及理解，类似和相同的特征将会通常逐个以类似的参考编号来描述。
为了说明的目的，本文中所使用的术语“水平的”被定义为与集成电路的有效表面的平面平行的平面，而不管其方位如何。术语“垂直的”是指垂直于刚才定义的水平的方向。诸如“在…上面”、“在…下面”、“底部”、“顶部”、“侧”(如“侧壁”中)、“高于”、“低于”、“上部”、“在…上方(over)”以及“在…下方”的术语是相对于水平面定义的。
术语“在…上(on)”意指在元件之间存在直接物理接触。术语“直接在……上”意指在元件之间存在直接物理接触而没有介于中间的元件。如本文中所使用的术语“处理”包括根据形成所描述的结构所需要的材料的沉积、图形化、曝光、显影、蚀刻、清洁、模制和/或材料的去除。
现在参照图1，其中示出在本发明的第一实施方案中，沿图2的线1-1的集成电路封装系统100的剖视图。集成电路封装系统100包括基础衬底102和集成电路器件104。
基础衬底102可以为部件和器件提供支撑和连接。例如，基础衬底102可以包括印刷电路板(PCB)、载体衬底、具有电气互连件的半导体衬底、陶瓷衬底，或者作为实施例适合于电气互连形成于基础衬底102上或者形成在基础衬底102上方的集成电路系统的多层结构(例如具有由绝缘体分离的一个或更多个导电层的层压结构)。出于图示说明的目的，基础衬底102被示出为多层结构。
基础衬底102包括嵌入其中的导电层和导电迹线。基础衬底102可以包括部件侧106，用于安装部件、器件和封装件。基础衬底102还可以包括系统侧108，系统侧108为与部件侧106相对的侧，用于连接到下一系统级(level)(未示出)。
基础衬底102可以包括底部阻焊层110和顶部阻焊层112，来向基础衬底102的导电材料提供保护。底部阻焊层110位于基础衬底102的系统侧108并且顶部阻焊层112位于基础衬底102的部件侧106。
基础衬底102可以包括介电芯114。作为实施例，介电芯114可以包括介电材料、树脂或环氧树脂。例如，介电芯114可以包括预浸渍的聚四氟乙烯(PPG)、聚合物、强化纤维、玻璃纤维、填料或其他织物的绝缘层。介电芯114可以包括芯顶侧116和与芯顶侧116相对的芯底侧118。
基础衬底102可以包括安装区119，所述安装区119是从顶部阻焊层112露出的基础衬底102的区域，用于安装器件。安装区119被示出为顶部阻焊层112中的连续开口，来露出芯顶侧116上的接触载盘。安装区119可以根据安装在其上的器件或芯片来定制大小。
基础衬底102可以包括嵌入载盘120。嵌入载盘120是形成于介电芯114中的接触载盘。嵌入载盘120的载盘顶面122被形成为与介电芯114的芯顶侧116共面。许多嵌入载盘120可以被布置在安装区119中，来为安装在基础衬底102上的半导体器件提供导电连接。
基础衬底102还包括在介电芯114的芯顶侧116上的表面迹线124。表面迹线124向基础衬底102的其他区域提供导电连接。表面迹线124被嵌入介电芯114，其中顶部迹线表面126与介电芯114的芯顶侧116和载盘顶表面122共面。表面迹线124可以位于嵌入载盘120和嵌入载盘120中的另一个之间。
嵌入载盘120和表面迹线124之间的尺寸可以包括25微米(μm)的节距。表面迹线124和表面迹线124中的另一个之间的尺寸可以包括15μm的节距。嵌入载盘120的宽度可以为35μm并且表面迹线124的宽度可以为15μm。如在上面的尺寸中所述的，形成在介电芯114中的嵌入载盘120和表面迹线124的配置允许可靠的非常精细的节距顶表面尺寸。
基础衬底102可以包括通路(via)128和系统载盘130。通路128提供从介电芯114的芯顶侧116到芯底侧118的导电连接。系统载盘130为芯底侧118上的接触载盘，用于将互连件安装在基础衬底102的系统侧108上。
集成电路器件104被限定为具有一个或更多个集成晶体管以实施有源电路的半导体器件。例如，集成电路器件104可以包括互连件、无源器件或这些的组合。例如，倒装芯片或晶片级芯片可以代表集成电路器件104。集成电路器件104优选地以倒装芯片配置示出。然而，集成电路器件104也可以具有导线连结配置。
集成电路器件104可以包括互连侧132来附接器件互连件138。互连侧132可以包括制造于其上的接触体并且可以被直接附接到器件互连件138。集成电路器件104还可以包括器件顶侧134，所述器件顶侧134为与互连件侧132相对的侧。
集成电路器件104可以通过互连柱136和器件互连件138被附接或安装到基础衬底102的部件侧106。互连柱136被附接到集成电路器件104的互连侧132。互连柱136可以在集成电路器件104的互连侧132上的连接点之间提供精细节距。
例如，针对精细节距，互连柱136和互连柱136中的另一个之间的尺寸可以包括150μm的节距，而允许表面迹线124能够介于柱之间的空间。互连柱136的高度可以为30μm并且互连柱126的宽度可以为45μm。
作为实施例，器件互连件138提供电气连接并且可以包括焊锡球、连结导线或者焊锡。器件互连件138提供集成电路器件104和基础衬底102之间的电气连接。器件互连件138根据互连柱136被定制大小，在小空间中提供更精细的互连件。
例如，器件互连件138的高度可以为25μm并且器件互连件138的宽度可以为45μm，来匹配互连柱的宽度。顶部阻焊层112阻止器件互连件138到表面迹线124上的鼓起桥接(bump bridging)。
已经发现的是，具有嵌入载盘120的集成电路封装系统100阻止嵌入载盘120和表面迹线124之间的鼓起桥接，导致更加可靠的连接。与介电芯114的介电材料结合的器件互连件138上的润湿和表面张力允许器件互连件138保持自我限制并且不流动到邻近的结构上。
已经发现的是，介电芯114的介电材料从嵌入载盘120延伸并与嵌入载盘120共面，并且表面迹线124在回流期间约束器件互连件138的向外流动并且减少邻近导电结构之间的鼓起桥接或电气短路的出现。
已经发现的是，嵌入载盘120和表面迹线124形成在介电芯114中提供具有提高的制造可靠性的连结表面，减少载盘和迹线之间的节距尺寸并且提供一致的图形宽度。由于以精细图形的配置进行蚀刻，所以嵌入载盘120和表面迹线124的顶表面被避免受到图形损失。例如，介电芯114使精细节距导电结构的可靠性避免受到蚀刻的影响，以致嵌入载盘120和表面迹线124之间的尺寸可以包括25微米(μm)的节距。表面迹线124和表面迹线124中的另一个之间的尺寸可以包括15μm的节距。嵌入载盘120的宽度可以为35μm并且表面迹线124的宽度可以为15μm。
已经发现的是，具有嵌入载盘120的集成电路封装系统100阻止嵌入载盘120和嵌入载盘120中的另一个之间的鼓起桥接，导致更加可靠的连接。与介电芯114的介电材料结合的器件互连件138上的润湿和表面张力允许器件互连件138保持自我限制并且不流动到邻近的结构上。
已经发现的是，互连柱136、器件连接件138以及嵌入载盘120在导电结构之间提供更精细的导电图形化和小节距，减少针对集成电路器件104所需的空间。互连柱136提供分离以及比如果器件互连件138被直接安装到集成电路器件104上要更小的互连件结构。互连柱136允许柱之间的小节距，这又导致器件互连件和嵌入载盘之间的精细小节距。
现在参照图2，其中示出集成电路封装系统100的顶视图。集成电路器件104的器件顶侧和顶部阻焊层112被示出。
现在参照图3，其中示出在本发明的第二实施方案中，沿图2的线1-1的集成电路封装系统300的剖视图。集成电路封装系统300可以类似于图1的集成电路封装系统100，除了集成电路封装系统300可以包括在介电芯114的芯顶侧116下面的嵌入载盘120和表面迹线124。理解的是，集成电路封装系统300和集成电路封装系统100可以共用相同的元件编号。
集成电路器件300可以包括在芯顶侧116和嵌入载盘120的载盘顶表面122之间延伸的芯侧壁302。芯侧壁302还可以在芯顶侧116和表面迹线124的顶部迹线表面126之间延伸。芯侧壁302可以用作屏障或坝状物来限制器件互连件138的导电材料与邻近结构的接触。例如，芯侧壁302可以提供包括5μm±3μm的范围的凹陷深度。载盘顶表面122可以在芯顶侧116下面一深度处，所述深度包括5μm±3μm的范围。
例如，芯侧壁302可以在回流期间容纳器件互连件138的导电材料，来阻止嵌入载盘120和表面迹线124之间的鼓起桥接。鼓起桥接被阻止，因为器件互连件138的导电材料必须在嵌入载盘120的芯侧壁302上面、在芯顶侧116的一部分上面并且在表面迹线124的芯侧壁302上面流动，以使鼓起桥接得以发生。
已经发现的是，从嵌入载盘120和表面迹线124延伸到芯顶侧116的芯侧壁302用作阻止器件互连件138的鼓起桥接的屏障。在回流期间，器件互连件138的导电材料由芯侧壁302限制为5μm±3μm的范围的附加深度，帮助容纳回流材料。鼓起桥接被表面张力、芯侧壁302的深度以及载盘和迹线之间的介电芯114的部分阻止。
已经发现的是，具有嵌入载盘120的集成电路封装系统300阻止嵌入载盘120和表面迹线124之间的鼓起桥接，导致更加可靠的连接。与介电芯114的介电材料结合的器件互连件138上的润湿和表面张力允许器件互连件138保持自我限制并且不流动到邻近的结构上。
已经发现的是，嵌入载盘120和表面迹线124形成在介电芯114中提供具有提高的制造可靠性的连结表面，减少载盘和迹线之间的节距尺寸并且提供一致的图形宽度。由于以精细图形的配置进行蚀刻，所以嵌入载盘120和表面迹线124的顶表面被避免受到图形损失。例如，介电芯114使精细节距导电结构的可靠性避免受到蚀刻的影响，以致嵌入载盘120和表面迹线124之间的尺寸可以包括25微米(μm)的节距。表面迹线124和表面迹线124中的另一个之间的尺寸可以包括15μm的节距。嵌入载盘120的宽度可以为35μm并且迹线的宽度可以为15μm。
已经发现的是，具有嵌入载盘120的集成电路封装系统300阻止嵌入载盘120和嵌入载盘120中的另一个之间的鼓起桥接，导致更加可靠的连接。与介电芯114的介电材料结合的器件互连件138上的润湿和表面张力允许器件互连件138保持自我限制并且不流动到邻近的结构上。
已经发现的是，互连柱136、器件互连件138以及嵌入载盘120在导电结构之间提供更精细的导电图形和小节距，减少针对图1的集成电路器件104所需的空间。互连柱136提供分离以及比如果器件互连件138被直接安装到集成电路器件104上要更小的互连件结构。互连柱136允许柱之间的小节距，这又导致器件互连件和嵌入载盘之间的精细小节距。
现在参照图4，其中示出在制造的芯-层压阶段中图1的基础衬底102的一部分。拆卸芯(detach core)402被提供。拆卸芯402可以包括载体(作为实施例，例如，金属载体、SUS板、FR4板或聚合物加强板)，用于使干膜层压结构404显影。
拆卸芯402可以包括载体顶侧406和与载体顶侧406相对的载体底侧408。干膜层压结构404可以在载体顶侧406和载体底侧408上被显影。干膜层压结构404可以在拆卸芯402上被处理或选择性地显影，使拆卸芯402的区从干膜层压结构404露出。镀覆材料可以随后被沉积在拆卸芯402的露出的区上。
现在参照图5，其中示出在制造的芯-镀覆阶段中图4的结构。镀层502可以被沉积在载体顶侧406和载体底侧408上。镀层502可以为导电材料，例如铜。作为实施例，用于沉积镀层502的工艺可以包括化学气相沉积(CVD)、物理气相沉积(PVD)、电镀以及无电镀工艺。
出于图示说明的目的，铜被用来镀覆拆卸芯402的露出的区。在载体顶侧406，干膜层压结构404的顶面在镀层502的顶面上面。在芯-镀覆阶段期间，载体底侧408可以被形成来镜像载体顶侧406。
现在参照图6，其中示出在制造的层压-去除阶段中图5的结构。图4的在拆卸芯402上的干膜层压结构404可以被去除掉，使拆卸芯402的镀层502和部分从镀层502露出。
现在参照图7，其中示出在制造的介电-层压阶段中图6的结构。介电材料702(诸如预浸渍的聚四氟乙烯(PPG)、聚合物、强化纤维、玻璃纤维、填料或其他织物)可以被用来形成图1的介电芯114。介电材料702可以被施加到拆卸芯402的载体顶侧406和载体底侧408上并且在拆卸芯402的载体顶侧406和载体底侧408上被显影。介电材料702可以覆盖并且围绕镀层502。
现在参照图8，其中示出在制造的层压-钻孔阶段中图7的结构。钻孔工艺被用在介电材料702上，以将镀层502的一部分从介电材料702露出。作为实施例，钻孔工艺可以包括机械钻孔、锯切、激光钻孔以及激光烧蚀。钻孔工艺在介电材料702中形成腔802。介电材料702在载体顶侧406和载体底侧408被钻孔。
现在参照图9，其中示出在制造的导电-图形化阶段中图8的结构。导电图形902在载体顶侧406和载体底侧408上被处理，来形成图1的导电迹线和介电芯114的通路。
导电图形902可以为与用于图5的镀层502相同的材料。作为实施例，用于导电图形902的工艺可以包括化学气相淀积(CVD)、物理气相沉积(PVD)、电镀以及无电镀工艺。导电图形902还可以包括在载体顶侧406和载体底侧408的蚀刻工艺。
现在参照图10，其中示出在制造的芯-分离阶段中图9的结构。图4的拆卸芯402被移除并且载体顶侧406和载体底侧408上的介电材料702二者可以被用来形成图1的基础衬底102的两个拷贝。已经发现的是，拆卸芯402的使用可以通过在单一制造工艺中创建两件相同的介电芯114来提高制造产率。
现在参照图11，其中示出在制造的图形化-蚀刻阶段中图10的结构。由制造的导电-图形化阶段创建的种子层(seed layer)可以被蚀刻掉，用于创建图1的嵌入载盘120和表面迹线124。导电图形902被嵌入介电芯114，这防止在蚀刻期间对露出的图形的顶表面的图形损失。
现在参照图12，其中示出在制造的阻焊剂印刷阶段中的图11的结构。阻焊材料被印刷在芯顶侧116和芯底侧118上，用于形成顶部阻焊层112和底部阻焊层110。顶部阻焊层112和底部阻焊层110可以完全覆盖从介电芯114露出的嵌入的导电材料。
现在参照图13，其中示出在制造的阻焊剂曝光阶段中图12的结构。掩模1302可以被施加到顶部阻焊层112和底部阻焊层110。
基础衬底102可以被暴露在光下以基于掩模1302中的开口使顶部阻焊层112和底部阻焊层110中的开口显影。例如，紫外蚀刻方法可以被用在顶部阻焊层112和底部阻焊层110上，用于在层中形成开口并且露出介电芯114。
现在参照图14，其中示出在制造的阻焊剂固化阶段中图13的结构。在阻焊剂曝光阶段之后，多余的材料从顶部阻焊层112和底部阻焊层110被移除。顶部阻焊层112和底部阻焊层110的表面在本阶段中被固化。
阻焊层的显影在顶部阻焊层112上形成安装区119。在芯底侧118，阻焊层的显影使系统载盘130从底部阻焊层110露出。
现在参照图15，其中示出在制造的保护剂-涂覆阶段中图14的结构。有机可焊性保护剂(OSP)覆层被施加到基础衬底102的部件侧106和系统侧108。
现在参照图16，其中示出在制造的芯片-附接阶段中图15的结构。在安装区119，集成电路器件104可以被附接到介电芯114。器件互连件138可以将集成电路器件104的互连柱136附接到基础衬底102的嵌入载盘120。
现在参照图17，其中示出在本发明的进一步的实施方案中的集成电路封装系统100的制造方法1700的流程图。方法1700包括：在框1702中，形成具有嵌入载盘的介电芯；在框1704中，在介电芯上形成顶部阻焊层，所述嵌入载盘的载盘顶表面在所述顶部阻焊层下面；在框1706中，在嵌入载盘上形成器件互连件；以及在框1708中，安装具有互连柱的集成电路器件，互连柱附接到所述器件互连件来将所述集成电路器件安装到所述介电芯。
本发明的另一重要方面是，它有价值地支持并服务于降低成本、简化系统和提高性能的历史趋势。本发明的这些和其他有价值的方面因此将本技术的状态至少推进到下一个水平。
因此，已经发现的是，本发明的集成电路封装系统提供重要的、在此前是未知的且不可获得的解决方案、能力以及功能性方面以提高系统中的可靠性。所得的工艺和配置是简单的、成本有效的、不复杂的、高度通用的且有效的，可以通过调适已知的技术来实现，并且由此方便地适用于高效地且经济地制造集成电路封装系统。
尽管已经结合特定最佳模式对本发明进行了描述，但是要理解，鉴于前述描述，许多替代方式、修改方式和变化方式对于本领域的技术人员将是显而易见的。因此，意图是涵盖落在所包括的权利要求书的范围内的所有这样的替代方式、修改方式和变化方式。在本文中到目前为止所阐述的或者在附图中所示出的所有内容都要从说明性而非限制性的意义上进行解释。

Claims (10)

1.一种制造集成电路封装系统的方法，所述方法包括：
形成介电芯，所述介电芯具有嵌入载盘、另一个嵌入载盘以及在所述嵌入载盘和所述另一个嵌入载盘之间的表面迹线，所述嵌入载盘具有在所述介电芯的芯顶侧下面凹陷的载盘顶表面，所述介电芯具有在所述嵌入载盘和所述表面迹线之间的芯侧壁，并且所述芯侧壁在所述芯顶侧和所述载盘顶表面之间延伸；
在所述介电芯上形成顶部阻焊层，所述顶部阻焊层具有安装区，所述安装区连续露出所述嵌入载盘和所述另一个嵌入载盘两者，并且所述表面迹线从所述安装区内的所述介电芯露出；
在所述嵌入载盘的所述载盘顶表面上形成器件互连件；以及
在所述介电芯的所述安装区利用互连柱安装集成电路器件，所述互连柱被附接在所述集成电路器件和所述器件互连件之间。
2.如权利要求1所述的方法，其中安装所述集成电路器件的步骤包括将所述互连柱附接在所述介电芯的芯顶表面上面。
3.如权利要求1所述的方法，其中在所述介电芯上形成所述表面迹线的步骤包括在所述顶部阻焊层下面形成所述表面迹线。
4.如权利要求1所述的方法，其中在所述介电芯上形成所述表面迹线的步骤包括在芯顶表面下面形成所述表面迹线。
5.如权利要求1所述的方法，其中形成所述介电芯的步骤包括在所述介电芯的芯底侧上形成系统载盘。
6.一种集成电路封装系统，所述系统包括：
介电芯，所述介电芯具有嵌入载盘、另一个嵌入载盘以及在所述嵌入载盘和所述另一个嵌入载盘之间的表面迹线，所述嵌入载盘具有在所述介电芯的芯顶侧下面凹陷的载盘顶表面，所述介电芯具有在所述嵌入载盘和所述表面迹线之间的芯侧壁，并且所述芯侧壁在所述芯顶侧和所述载盘顶表面之间延伸；
在所述介电芯上的顶部阻焊层，所述顶部阻焊层具有安装区，所述安装区露出所述嵌入载盘和所述另一个嵌入载盘两者，并且所述表面迹线从所述安装区内的所述介电芯露出；
附接到所述嵌入载盘的所述载盘顶表面的器件互连件；以及
安装在所述介电芯的所述安装区的集成电路器件和附接在所述集成电路器件和所述器件互连件之间的互连柱。
7.如权利要求6所述的系统，其中所述互连柱在所述介电芯的芯顶表面上面。
8.如权利要求6所述的系统，其中所述表面迹线在所述顶部阻焊层下面。
9.如权利要求6所述的系统，其中所述表面迹线在芯顶表面下面。
10.如权利要求6所述的系统，还包括：
在所述介电芯上的底部阻焊层；以及
在所述介电芯上并且从所述底部阻焊层露出的系统载盘。
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