KR20150003092A - 계층화된 기판 상의 매립 패드를 이용하여 집적회로를 패키징하는 시스템 및 그 제조방법 - Google Patents

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Abstract

집적회로 패키징 시스템 및 이를 제조하는 방법이 제시되는바, 집적회로 패키징 시스템은 매립 패드를 갖는 유전체 코어; 상기 유전체 코어 상의 탑 솔더 레지스트 층, 상기 매립 패드의 패드 탑 표면은 상기 탑 솔더 레지스트 층 보다 아래이며; 상기 매립 패드에 부착된 디바이스 인터커넥트; 및 인터커넥트 필라를 갖는 집적회로 디바이스를 포함하며, 상기 인터커넥트 필라는 상기 집적회로 디바이스를 상기 유전체 코어에 마운트하기 위하여 상기 디바이스 인터커넥트에 부착된다.

Description

계층화된 기판 상의 매립 패드를 이용하여 집적회로를 패키징하는 시스템 및 그 제조방법{INTEGRATED CIRCUIT PACKAGING SYSTEM WITH EMBEDDED PAD ON LAYERED SUBSTRATE AND METHOD OF MANUFACTURE THEREOF}
일반적으로, 본 발명은 집적회로 패키징 시스템에 관한 것이며, 좀더 상세하게는 계층화된 기판 상에 매립된 패드를 갖는 시스템에 관한 발명이다.
부품의 계속되는 소형화, 집적회로(IC)의 더 큰 패키징 밀도, 고성능, 및 낮은 생산 비용 등은, 컴퓨터 산업 분야의 지속적인 목표이다. 반도체 패키징 구조들은 소형화를 위해 계속 발전해 왔으며, 그리고 부품들로 만들어지는 제품들의 사이즈를 감소시키면서도 패키지되는 부품들의 밀도를 증가시키기 위해 계속 발전해 왔다. 이것은 계속해서 향상되는 성능과 함께 감소된 사이즈, 두께 및 저비용을 갖는 정보 및 통신 제품들에 대한 지속적으로 증가되는 요구들에 대한 응답이다.
소형화를 위한 이러한 계속되는 요구들은, 예를 들면, 셀룰러 폰, 핸즈-프리 셀룰러 폰 헤드셋, 개인정보단말기(PDA), 캠코더, 노트북 컴퓨터 기타 등등과 같은 휴대용 정보 및 통신 디바이스들에서 특히 주목할만 하다. 이러한 디바이스들 모두는 휴대성을 향상시키기 위해서 더 작고 더 얇게 제조되어야 한다.
따라서, 이들 디바이스들에 적용되는 IC 패키지들은 더 작고 더 얇게 제조될 것이 요구되고 있으며, 이는 보드 혹은 다른 회로들 상에 디바이스를 배치함에 있어서 문제점을 야기한다. 집적회로(IC)를 하우징 및 보호하는 패키징 구성들은 더 작고 더 얇게 제작될 것이 요구될 뿐만 아니라, 더 견고하게 제작되어야 한다.
따라서, 낮은 생산 비용, 향상된 수율, 집적회로 패키징 치수의 감소 및 유연한 적층과 집적 구성들을 제공할 수 있는, 계층화된(layered) 기판 상에 매립 패드를 구비한 집적회로 패키징 시스템 및 그 제조방법에 대한 요구가 여전히 존재한다. 비용을 절감하고 효율을 개선시키고자 하는 계속되는 요구를 감안하면, 이러한 문제점들에 대한 해답을 찾는 것이 점점 더 중요해지고 있다.
이러한 문제들에 대한 해결책은 오랫동안 탐구되어 왔지만, 종래의 개발 노력들은 그 어떤 해결책도 가르치거나 제시하지 못하였으며, 해당 기술분야의 당업자들은 이들 문제점들에 대한 해결책을 오랫동안 찾아내지 못했다.
본 발명은 집적회로 패키징 시스템의 제조 방법을 제공하는바, 상기 방법은, 매립 패드를 갖는 유전체 코어를 형성하는 단계; 상기 유전체 코어 상에 탑 솔더 레지스트 층을 형성하는 단계 -상기 매립 패드의 패드 탑 표면은 상기 탑 솔더 레지스트 층 보다 아래이며- ; 상기 매립 패드 상에 디바이스 인터커넥트(device interconnect)를 형성하는 단계; 그리고 인터커넥트 필라(interconnect pillar)를 갖는 집적회로 디바이스를 마운트하는 단계를 포함하며, 상기 인터커넥트 필라는 상기 집적회로 디바이스를 상기 유전체 코어에 마운트하기 위하여 상기 디바이스 인터커넥트에 부착된다.
본 발명은 집적회로 패키징 시스템을 제공하는바, 상기 시스템은 매립 패드를 갖는 유전체 코어; 상기 유전체 코어 상의 탑 솔더 레지스트 층, 상기 매립 패드의 패드 탑 표면은 상기 탑 솔더 레지스트 층 보다 아래이며; 상기 매립 패드에 부착된 디바이스 인터커넥트; 및 인터커넥트 필라를 갖는 집적회로 디바이스를 포함하며, 상기 인터커넥트 필라는 상기 집적회로 디바이스를 상기 유전체 코어에 마운트하기 위하여 상기 디바이스 인터커넥트에 부착된다.
본 발명의 몇몇 실시예들은 전술한 것 혹은 전술한 바로부터 자명한 것에 부가되는 혹은 이를 대체하는 다른 양상들을 갖는다. 본 발명의 양상들은 첨부된 도면들과 함께 다음의 상세한 설명을 숙독함으로써 해당 기술분야의 당업자에게 자명해질 것이다.
도1은 본 발명의 제 1 실시예에서 도2의 1--1 라인에 따른 집적회로 패키징 시스템의 단면도이다.
도2는 집적회로 패키징 시스템의 평면도이다.
도3은 본 발명의 제 2 실시예에서 도2의 1--1 라인에 따른 집적회로 패키징 시스템의 단면도이다.
도4는 제조 단계 중 코어-라미네이션 단계에 있는 도1의 베이스 기판의 일부분을 도시한 도면이다.
도5는 제조 단계 중 코어-도금 단계에 있는 도4의 구조를 도시한다.
도6은 제조 단계 중 라미네이트-스트리핑 단계에 있는 도5의 구조를 도시한다.
도7은 제조 단계 중 유전체-라미네이션 단계에 있는 도6의 구조를 도시한다.
도8은 제조 단계 중 라미네이트-드릴링 단계에 있는 도7의 구조를 도시한다.
도9는 제조 단계 중 전도성-패터닝 단계에 있는 도8의 구조를 도시한다.
도10은 제조 단계 중 코어-분리 단계에 있는 도9의 구조를 도시한다.
도11은 제조 단계 중 패턴-식각 단계에 있는 도10의 구조를 도시한다.
도12는 제조 단계 중 레지스트-프린팅 단계에 있는 도11의 구조를 도시한다.
도13은 제조 단계 중 레지스트-노광 단계에 있는 도12의 구조를 도시한다.
도14는 제조 단계 중 레지스트-큐어링 단계에 있는 도13의 구조를 도시한다.
도15는 제조 단계 중 보존-코팅 단계에 있는 도14의 구조를 도시한다.
도16은 제조 단계 중 칩-부착 단계에 있는 도15의 구조를 도시한다.
도17은 본 발명의 또 다른 실시예에 따른 집적회로 패키징 시스템의 제조 방법에 대한 순서도이다.
다음의 실시예들은, 해당기술 분야의 당업자들이 본 발명을 만들고 이용할 수 있도록 충분히 자세하게 설명된다. 본 명세서에 개시된 바에 근거하여 다른 실시예들도 분명하다는 것이 이해되어야만 하며, 본 발명의 기술적 사상의 범위를 벗어남이 없이도, 시스템 변경, 프로세스 변경 또는 기계적 변경들이 만들어질 수도 있다는 것이 이해되어야만 한다.
후술될 발명의 상세한 설명에서, 수많은 특정한 세부사항들이 본 발명을 완전히 이해하기 위해 제공된다. 하지만, 본 발명은 이러한 특정한 세부사항들이 없이도 실시될 수도 있음은 명백할 것이다. 본 발명을 불명료하게 만드는 것을 회피하기 위해서, 널리 공지된 몇몇 회로들, 시스템 구성들, 및 공정 단계들은 상세히 설명되지 않았다.
이와 유사하게, 시스템에 관한 실시예들을 도시하고 있는 도면들은 어느 정도 개략적인 도면들이며 축적대로 그려진 것은 아니다. 특히, 몇몇 치수들은 명확한 표현을 위한 것이며 그리고 도면에서 매우 과장되게 표현되었다. 도면들에서의 묘사는 대부분 임의적인 것이다. 일반적으로, 본 발명은 임의의 방향에서 작동가능하다. 또한, 설명, 서술 및 이해의 간결 명확성을 위해서, 몇몇 피처들을 공통적으로 갖고 있는 것으로 개시 및 설명된 다수의 실시예들에서, 서로 간에 유사한 피쳐들은 유사한 참조번호로 통상적으로 서술될 것이다.
설명을 위한 목적으로, 본 명세서에서 사용된 "수평(horizontal)" 이라는 용어는, 그 방향에 상관없이, 집적회로의 활성 표면의 평면에 평행한 평면으로 정의된다. "수직(vertical)" 이라는 용어는, 앞서 정의된 "수평"에 수직한 방향을 지칭한다. "위(above)" , "밑(below)" , "바닥(bottom)" , "탑(top)" , "사이드(side)("sidewall"에서의 사이드)" , "위쪽(higher)" , "하부(lower)" , "상부(upper)" , "위에(over)" 및 "아래에(under)"와 같은 용어들은 상기 수평면에 대해서 정의된다.
"상에(on)" 이라는 용어는, 구성요소들 간에 직접적인 물리적 접촉이 존재함을 의미한다. "바로 위에(directly on)" 이라는 용어는, 구성요소들 간의 그 어떤 개재물도 없이 구성요소들 간에 직접적인 물리적 접촉이 존재함을 의미한다. 본 명세서에서 사용된 "프로세싱" 이라는 용어는, 물질의 증착, 패터닝, 노광, 현상, 식각, 세정, 몰딩 및/또는 이들 물질의 제거를 포함하거나 혹은 설명된 구조를 형성하는데 필요한 것들을 지칭한다.
이제 도1을 참조하면, 본 발명의 제 1 실시예에서 도2의 1--1 라인을 따른 집적회로 패키징 시스템(100)의 단면이 도시된다. 집적회로 패키징 시스템(100)은 베이스 기판(102)과 집적회로 디바이스(104)를 포함한다.
베이스 기판(102)은 구성요소들 및 디바이스들을 위한 지지와 연결부(connectivity)를 제공할 수 있다. 예를 들어, 베이스 기판(102)은 일례로서, 인쇄회로기판(PCB), 캐리어 기판, 전기적 상호배선들을 구비한 반도체 기판, 세라믹 기판, 혹은 베이스 기판(102) 상에(또는 위에) 형성된 집적회로 시스템들을 전기적으로 연결하기에 적합한 다중층 구조(예컨대, 절연체에 의해서 분리된 하나 이상의 전도성 층들을 구비한 라미네이트)를 포함할 수 있다.
베이스 기판(102)은 베이스 기판(102)에 매립된 전도성 층들 및 전도성 트레이스들을 포함한다. 베이스 기판(102)은 구성요소들, 디바이스들 및 패키지들을 마운팅하기 위한 구성요소 측(component side)(106)을 포함할 수 있다. 베이스 기판(102)은 또한, 시스템 측(108)을 포함할 수 있는데, 시스템 측(108)은 구성요소 측(106)과 마주보면, 그리고 다음 시스템 레벨(미도시)을 연결하기 위한 것이다.
베이스 기판(102)은 베이스 기판(102)의 전도성 물질들에 대한 보호를 제공하기 위한, 바닥 솔더 레지스트 층(110)과 탑 솔더 레지스트 층(112)을 포함할 수 있다. 바닥 솔더 레지스트 층(110)은 베이스 기판(102)의 시스템 측(108)에 있으며, 그리고 탑 솔더 레지스트 층(112)은 베이스 기판(102)의 구성요소 측(106)에 있다.
베이스 기판(102)은 유전체 코어(114)를 포함할 수 있다. 유전체 코어(114)는 일례로서, 유전체 물질들, 레진들, 혹은 에폭시를 포함할 수 있다. 예를 들어, 유전체 코어(114)는 폴리테트라플루오르에틸렌 전-침지(polytetrafluoroethylene pre-impregnated : PPG)의 절연층들, 폴리머들, 강화 파이버들, 글래스 패브릭들(glass fabrics), 충전재(fillers) 혹은 다른 패브릭들을 포함할 수 있다. 유전체 코어(114)는 코어 탑 측(116)과, 상기 코어 탑 측(116)에 반대편인 코어 바닥 측(118)을 포함할 수 있다.
베이스 기판(102)은 마운팅 영역(119)를 포함할 수 있는데, 마운팅 영역(119)은 디바이스들을 마운트하기 위하여 탑 솔더 레지스트 층(112)으로부터 노출되는 베이스 기판(102)의 영역이다. 마운팅 영역(119)은, 코어 탑 측(116) 상의 콘택 패드들을 노출시키기 위해 탑 솔더 레지스트 층(112) 내에 있는 연속적인 개구부로 도시된다. 마운팅 영역(119)은, 마운트되는 디바이스 혹은 칩에 따라 사이즈가 조정될 수 있다.
베이스 기판(102)은 매립 패드(120)를 포함할 수 있다. 매립 패드(120)는 유전체 코어(114) 내에 형성된 콘택 패드이다. 매립 패드(120)의 패드 탑 표면(122)은, 유전체 코어(114)의 코어 탑 측(116)과 동일 평면이 되도록 형성된다. 베이스 기판(102) 상에 마운트된 반도체 디바이스들에게 전도성 연결을 제공하기 위하여 다수의 매립 패드(120)들이 마운팅 영역(119) 내에 배치될 수 있다.
베이스 기판(102)은 또한, 유전체 코어(114)의 코어 탑 측(116) 상의 표면 트레이스(124)를 포함한다. 표면 트레이스(124)는 베이스 기판(102)의 다른 영역들로의 전도성 연결들을 제공한다. 표면 트레이스(124)는 탑 트레이스 표면(126)이 유전체 코어(114)의 코어 탑 측(116) 및 패드 탑 표면(122)과 동일 평면이 되도록 유전체 코어(114) 내에 매립된다. 표면 트레이스(124)는 상기 매립 패드(120)와 다른 매립 패드(120) 사이에 존재할 수 있다.
매립 패드(120) 및 표면 트레이스(124) 사이의 치수들은 25 마이크로미터(㎛)의 피치(pitch)를 포함할 수 있다. 표면 트레이스(124)와 다른 표면 트레이스(124) 사이의 치수들은 15 ㎛의 피치를 포함할 수 있다. 매립 패드(120)의 폭은 35 ㎛가 될 수 있으며 그리고 표면 트레이스(124)의 폭은 15 ㎛가 될 수 있다. 유전체 코어(114) 내에 형성된 매립 패드(120)와 표면 트레이스(124)의 구성은, 앞서 언급된 치수들과 같이, 신뢰성 있는 매우 미세한 피치의 탑 표면 치수들을 허용한다,
베이스 기판(102)은 비아(128)와 시스템 패드(130)를 포함할 수 있다. 비아(128)는 유전체 코어(114)의 코어 탑 측(116)으로부터 코어 바닥 측(118)으로의 전도성 연결을 제공한다. 시스템 패드(130)는 베이스 기판(102)의 시스템 측(108) 상에 배선들을 마운팅시키기 위한, 코어 바닥 측(118) 상의 콘택 패드이다
집적회로 디바이스(104)는, 능동 회로를 구현하기 위한 하나 이상의 집적 트랜지스터들을 갖는 반도체 디바이스로 정의된다. 예를 들어, 집적회로 디바이스(104)는, 배선들, 수동 디바이스들, 혹은 이들의 조합을 포함할 수 있다. 예를 들어, 플립-칩 혹은 웨이퍼 스케일 칩이 집적회로 디바이스(104)를 나타낼 수 있다. 바람직하게는, 집적회로 디바이스(104)는 플립-칩 구성으로 도시된다. 하지만, 집적회로 디바이스(104)는 또한 와이어 본딩된 구성이 될 수도 있다.
집적회로 디바이스(104)는 디바이스 인터커넥트(138)을 부착하기 위한 배선 측(132)을 포함할 수 있다. 배선 측(132)은 그 위에 제조된 콘택들을 포함할 수 있으며, 그리고 디바이스 배선(138)에 바로 부착될 수 있다. 집적회로 디바이스(104)는 또한, 상기 배선 측(132)의 반대 편인 디바이스 탑 측(134)을 포함할 수 있다.
집적회로 디바이스(104)는 인터커넥트 필라(interconnect pillar)(136) 및 디바이스 인터커넥트(device interconnect)(138)에 의해서, 베이스 기판(102)의 구성요소 측에 부착 혹은 마운트될 수 있다. 인터커넥트 필라(136)는 집적회로 디바이스(104)의 배선 측(132)에 부착된다. 인터커넥트 필라(136)는 집적회로 디바이스(104)의 배선 측 상의 연결 포인트들 사이에서 미세한 피치를 제공할 수 있다.
예를 들어, 인터커넥트 필라(136)와 다른 하나의 인터커넥트 필라(136) 사이의 치수들은 미세 피치를 위한 150 ㎛의 피치를 포함할 수 있는 반면에, 표면 트레이스(124)가 이들 필라들 사이에 위치될 수 있는 공간을 허용한다. 인터커넥트 필라(136)의 높이는 30 ㎛가 될 수 있으며, 인터커넥트 필라(136)의 폭은 45㎛가 될 수 있다.
디바이스 인터커넥트(138)는 전기적인 연결을 제공하며 그리고 일례로서 솔더 볼, 본드 와이어 혹은 솔더 등을 포함할 수 있다. 디바이스 인터커넥트(138)는 집적회로 디바이스(104)와 베이스 기판(102) 사이에서 전기적인 연결을 제공한다. 좁은 공간에서 양호한 연결을 제공하도록, 디바이스 인터커넥트(138)는 인터커넥트 필라(136)에 따라 사이즈가 조절될 수 있다.
예를 들어, 디바이스 인터커넥트(138)의 높이는 25 ㎛가 될 수 있으며 그리고 디바이스 인터커넥트(138)의 폭은 인터커넥트 필라(136)의 폭과 매칭되도록 45 ㎛가 될 수 있다. 탑 솔더 레지스트 층(112)은 표면 트레이스(124)로의 디바이스 인터커넥트(138)의 범프 브리징을 방지한다.
매립 패드(120)를 구비한 집적회로 패키징 시스템(100)은, 매립 패드(120)와 표면 트레이스(124) 사이의 범프 브리징을 방지한다라고 밝혀졌으며, 따라서 좀더 신뢰성 있는 연결이 가능하다. 유전체 코어(114)의 유전 물질과 결합된 디바이스 인터커넥트(138) 상의 습윤 및 표면 장력은, 디바이스 인터커넥트(138)가 자체-구속(self-confined) 상태를 유지하게 하며 그리고 인접한 구조들로 흐르지 않게 한다.
매립 패드(120) 및 표면 트레이스(124)로부터 연장되며 매립 패드(120) 및 표면 트레이스(124)와 동일 평면인 유전체 코어(114)의 유전 물질은, 리플로우 공정 동안에 디바이스 인터커넥트(138)가 바깥쪽으로 흐르는 것을 방지하며 그리고 인접한 전도성 구조들 사이에서 범프 브리징 혹은 전기적인 단락이 발생하는 경우를 감소시킨다.
유전체 코어(114) 내에 형성되는 매립 패드(120)와 표면 트레이스(124)는 개선된 제조 신뢰성을 갖는 본딩 표면들을 제공하며, 패드들과 트레이스들 사이에서 피치 사이즈를 감소시키며, 그리고 균일한 패턴 폭을 제공한다. 매립 패드(120)와 표면 트레이스(124)의 탑 표면들은 미세 패터닝된 구성들에서의 식각으로 인하여, 패턴 손실로부터 보호된다. 예를 들어, 유전체 코어(114)는 미세 피치된 전도성 구조들의 신뢰성을 식각으로부터 보호하는바, 따라서 매립 패드(120)와 표면 트레이스(124) 사이의 치수들은 25 ㎛의 피치를 포함할 수 있다. 표면 트레이스(124)와 다른 하나의 표면 트레이스(124) 사이의 치수들은 15 ㎛의 피치를 포함할 수 있다. 매립 패드(120)의 폭은 35 ㎛가 될 수 있으며, 표면 트레이스(124)의 폭은 15 ㎛가 될 수 있다.
매립 패드(120)를 구비한 집적회로 패키징 시스템(100)은, 매립 패드(120)와 또 다른 매립 패드(120) 사이에서 범프 브리징을 방지한다라고 밝혀졌으며, 따라서 좀더 신뢰성 있는 연결이 가능하다. 유전체 코어(114)의 유전 물질과 결합된 디바이스 인터커넥트(138) 상의 습윤 및 표면 장력은, 디바이스 인터커넥트(138)가 자체-구속(self-confined) 상태를 유지하게 하며 그리고 인접한 구조들로 흐르지 않게 한다.
인터커넥트 필라(136), 디바이스 인터커넥트(138), 및 매립 패드(120)는 전도성 구조들 사이에서 더 미세한 전도성 패터닝 및 작은 피치를 제공하는바, 따라서 집적회로 디바이스(104)를 위해 요구되는 공간을 감소시킬 수 있다. 인터커넥트 필라(136)는 디바이스 인터커넥트(138)가 집적회로 디바이스(104)에 직접 마운트된 경우에 비하여, 이격 및 더 작은 배선 구조를 제공한다. 인터커넥트 필라(136)는 필라들 사이에서 작은 피치를 허용하는바, 따라서 디바이스 인터커넥트들 및 매립 패드들 사이에서 미세한 작은 피치가 또한 야기될 수 있다.
이제 도2를 참조하면, 집적회로 패키징 시스템(100)의 평면도가 도시되어 있다. 집적회로 디바이스(104)의 디바이스 탑 측과 탑 솔더 레지스트 층(112)이 도시된다.
이제 도3을 참조하면 본 발명의 제 2 실시예에 따른, 도2의 1--1 라인에 따른 집적회로 패키징 시스템(300)의 단면이 도시된다. 집적회로 패키징 시스템(300)이 유전체 코어(114)의 코어 탑 측(116) 아래에 있는 매립 패드(120)와 표면 트레이스(124)를 포함한다는 점을 제외하면, 집적회로 패키징 시스템(300)은 도1의 집적회로 패키징 시스템(100)과 유사하다. 집적회로 패키징 시스템(300)과 집적회로 패키징 시스템(100)은 동일한 도면 부호들을 공유할 수 있다는 점을 유의해야 한다.
집적회로 패키징 시스템(300)은 코어 탑 측(116)과 매립 패드(120)의 패드 탑 표면(122) 사이에서 연장되는 코어 측벽들(302)을 포함할 수 있다. 코어 측벽들(302)은 또한, 코어 탑 측(116)과 표면 트레이스(124)의 탑 트레이스 표면(126) 사이에서 연장된다. 코어 측벽들(302)은, 디바이스 인터커넥트(138)의 전도성 물질이 인접한 구조들과 접촉하지 못하게 제한하는 장벽(barrier) 혹은 댐(dam)으로서 작용할 수 있다. 예를 들어, 코어 측벽들(302)은, 5 ㎛ 플러스 혹은 마이너스 3 ㎛ 의 범위를 포함하는 리세스 깊이를 제공할 수 있다. 패드 탑 표면(122)은 5 ㎛ 플러스 혹은 마이너스 3 ㎛ 의 범위를 포함하는 깊이로 코어 탑 측(116) 아래에 있을 수 있다.
예를 들어, 코어 측벽들(302)은 매립 패드(120)과 표면 트레이스(124) 사이에서의 범프 브리징을 방지하도록, 리플로우 공정 동안 디바이스 인터커넥트(138)의 전도성 물질을 담을 수 있다. 범프 브리징이 발생하기 위해서는, 디바이스 인터커넥트(138)의 전도성 물질이 매립 패드(120)의 코어 측벽들(302) 위로, 코어 탑 측(116)의 일부분 위로, 그리고 표면 트레이스(124)의 코어 측벽들(302) 위로 흘러야만 하기 때문에, 범프 브리징이 방지된다.
다음과 같은 점이 발견되었는바, 매립 패드(120) 및 표면 트레이스(124)로부터 코어 탑 측(116)으로 연장되는 코어 측벽들(302)은 디바이스 인터커넥트(138)의 범프 브리징을 방지하기 위한 장벽으로서 기능한다. 리플로우 동안, 디바이스 인터커넥트(138)의 전도성 물질은 코어 측벽들(302)에 의해서 한정되는바, 왜냐하면, 5 ㎛ 플러스 혹은 마이너스 3 ㎛ 범위의 추가 깊이가, 리플로우된 물질을 수용하는데 도움을 주기 때문이다. 표면 장력, 코어 측벽들(302)의 깊이, 그리고 패드들과 트레이스들 사이의 유전체 코어(114)의 일부분들에 의해서, 범프 브리징이 방지된다.
매립 패드(120)를 구비한 집적회로 패키징 시스템(300)은, 매립 패드(120)와 표면 트레이스(124) 사이에서 범프 브리징을 방지하며, 따라서 보다 신뢰성 있는 연결을 제공할 수 있다. 유전체 코어(114)의 유전 물질과 결합된 디바이스 인터커넥트(138) 상의 습윤 및 표면 장력은, 디바이스 인터커넥트(138)가 자체-구속 상태를 유지하게 하며 그리고 인접한 구조들로 흐르지 않게 한다.
다음과 같은 점이 밝혀졌는데, 유전체 코어(114) 내에 형성되는 매립 패드(120)와 표면 트레이스(124)는 개선된 제조 신뢰성을 갖는 본딩 표면들을 제공하며, 패드들과 트레이스들 사이에서 피치 사이즈를 감소시키며, 그리고 균일한 패턴 폭을 제공한다. 매립 패드(120)와 표면 트레이스(124)의 탑 표면들은 미세 패터닝된 구성들에서의 식각으로 인하여, 패턴 손실로부터 보호된다. 예를 들어, 유전체 코어(114)는 미세 피치된 전도성 구조들의 신뢰성을 식각으로부터 보호하는바, 따라서 매립 패드(120)와 표면 트레이스(124) 사이의 치수들은 25 ㎛의 피치를 포함할 수 있다. 표면 트레이스(124)와 다른 하나의 표면 트레이스(124) 사이의 치수들은 15 ㎛의 피치를 포함할 수 있다. 매립 패드(120)의 폭은 35 ㎛가 될 수 있으며, 표면 트레이스(124)의 폭은 15 ㎛가 될 수 있다.
매립 패드(120)를 구비한 집적회로 패키징 시스템(100)은, 매립 패드(120)와 또 다른 매립 패드(120) 사이에서 범프 브리징을 방지한다라고 밝혀졌으며, 따라서 좀더 신뢰성 있는 연결이 가능하다. 유전체 코어(114)의 유전 물질과 결합된 디바이스 인터커넥트(138) 상의 습윤 및 표면 장력은, 디바이스 인터커넥트(138)가 자체-구속(self-confined) 상태를 유지하게 하며 그리고 인접한 구조들 위로 흐르지 않게 한다.
인터커넥트 필라(136), 디바이스 인터커넥트(138), 및 매립 패드(120)는 전도성 구조들 사이에서 더 미세한 전도성 패터닝 및 작은 피치를 제공하는바, 따라서 도1의 집적회로 디바이스(104)를 위해 요구되는 공간을 감소시킬 수 있다. 인터커넥트 필라(136)는 디바이스 인터커넥트(138)가 집적회로 디바이스(104)에 직접 마운트되었던 경우에 비하여, 이격 및 더 작은 배선 구조를 제공한다. 인터커넥트 필라(136)는 필라들 사이에서 작은 피치를 허용하는바, 따라서 디바이스 인터커넥트들 및 매립 패드들 사이에서 미세한 작은 피치가 또한 야기될 수 있다.
이제 도4를 참조하면, 코어 라미네이션 제조 단계에서의 도1의 베이스 기판(102)의 일부가 도시된다. 분리 코어(detach core)(402)가 제공된다. 분리 코어(402)는 가령, 금속 캐리어 등과 같은 건식 필름 라미네이트(dry film laminate)(404)를 현상(develop)하기 위한 캐리어, SUS 플레이트, FR4 플레이트, 혹은 폴리머 강화된 플레이트를 일례로서 포함할 수 있다.
분리 코어(402)는 캐리어 탑 측(406) 및 상기 캐리어 탑 측(406)에 반대편인 캐리어 바닥 측(408)을 포함할 수 있다. 건식 필름 라미네이트(404)는 캐리어 탑 측(406) 및 캐리어 바닥 측(408) 상에서 현상될 수 있다. 건식 필름 라미네이트(404)는, 건식 필름 라미네이트(404)로부터 노출된 분리 코어(402)의 소정 영역들을 남기도록, 분리 코어(402) 상에서 프로세싱 혹은 선택적으로 현상될 수 있다. 분리 코어(402)의 노출된 영역들 상에 도금 물질(plating material)이 후속으로 증착될 수 있다.
이제 도5를 참조하면, 코어-도금 단계에서의 도4의 구조가 도시된다. 도금 물질(plating)(502)이 캐리어 탑 측(406) 및 캐리어 바닥 측(408) 상에 증착될 수 있다. 도금 물질(502)은 가령, 구리 등과 같은 전도성 물질이 될 수 있다. 도금 물질(502)을 증착하는 프로세스는, 화학기상증착법(CVD), 물리기상증착법(PVD), 전해 도금법(electrolytic plating), 및 무전해 도금법(electroless plating) 등을 일례로서 포함할 수 있다.
일례로서, 분리 코어(402)의 노출된 영역들을 도금하는데 구리가 이용된다. 캐리어 탑 측(406)에서, 건식 필름 라미네이트(404)의 탑 표면은 도금 물질(502)의 탑 표면 보다 위에 있다. 코어-도금 단계 동안, 캐리어 바닥 측(408)은 캐리어 탑 측(406)과 동일하게 형성될 수 있다.
이제 도6을 참조하면, 라미네이트 스트리핑 단계에 있는 도5의 구조가 도시된다. 도4의 분리 코어(402) 상의 건식 필름 라미네이트(404)는 벗겨질 수 있으며, 따라서 도금 물질(502) 및 상기 도금 물질(502)로부터 노출된 분리 코어(402)의 일부분들이 남는다.
이제 도7을 참조하면, 유전체 라미네이션 단계에 있는 도6의 구조가 도시된다. 가령, 폴리테트라플루오르에틸렌 전-침지(polytetrafluoroethylene pre-impregnated : PPG), 폴리머들, 강화 파이버들, 글래스 패브릭들(glass fabrics), 충전재(fillers) 혹은 다른 패브릭들 등과 같은 유전 물질(702)이 이용되어 도1의 유전체 코어(114)를 형성할 수 있다. 유전 물질(702)은 분리 코어(402)의 캐리어 탑 측(406) 및 캐리어 바닥 측(408) 상에 도포 및 현상될 수 있다. 유전 물질(702)은 도금 물질(502)을 커버 및 둘러쌀 수 있다.
이제 도8을 참조하면, 라미네이트-드릴링 단계에 있는 도7의 구조가 도시된다. 유전 물질(702)로부터 도금 물질(502)의 일부를 노출시키도록, 유전 물질(702) 상에 드릴링 프로세스가 이용된다. 이러한 드릴링 프로세스는, 기계적 드릴링, 톱질(sawing), 레이저 드릴링, 및 레이저 연마(laser ablation)를 일례로서 포함할 수 있다. 드릴링 프로세스는 유전 물질(702) 내에 캐비티(802)를 형성한다. 캐리어 탑 측(406) 및 캐리어 바닥 측(408)에서 유전 물질(702)이 드릴링된다.
이제 도9를 참조하면, 전도성 패터닝 단계에 있는 도8의 구조가 도시된다. 캐리어 탑 측(406) 및 캐리어 바닥 측(408)에서 전도성 패턴(902)이 프로세스되어, 도1의 유전체 코어(114)의 전도성 트레이스들 및 비아들이 형성된다.
전도성 패턴(902)은 도5의 도금 물질(502)로 이용된 것과 동일한 물질일 수도 있다. 전도성 패턴(902)을 형성하기 위한 프로세스는 화학기상증착법(CVD), 물리기상증착법(PVD), 전해 도금법, 및 무전해 도금법 등을 일례로서 포함할 수 있다. 전도성 패터닝 공정은 또한, 캐리어 탑 측(406) 및 캐리어 바닥 측(408)에서의 식각 공정을 포함할 수 있다.
이제 도10을 참조하면, 코어 분리(core separation) 단계에 있는 도9의 구조가 도시된다. 도4의 분리 코어(402)가 제거되며 그리고 캐리어 탑 측(406) 및 캐리어 바닥 측(408) 상의 유전 물질(702) 둘다는, 도1의 베이스 기판(102)의 2개의 복사물을 형성하는데 이용될 수 있다. 분리 코어(402)의 사용으로 인해 제조 수율이 향상될 수 있다는 점이 발견되었는데, 이는 하나의 제조 프로세스에서 유전체 코어(114)의 2개의 동일한 피스들(pieces)을 생성할 수 있기 때문이다.
이제 도11을 참조하면, 패턴 식각 단계에 있는 도10의 구조가 도시된다. 전도성 패터닝 단계에 의해서 생성된 시드 층들(seed layers)이 식각되어, 도1의 매립 패드(120) 및 표면 트레이스(124)를 생성할 수 있다. 전도성 패턴(902)은 유전체 코어(114) 내에 매립되며, 이는 식각 동안 패턴의 노출된 탑 표면들에 대한 패턴 손실을 방지한다.
이제 도12를 참조하면, 레지스트 프린팅 단계에 있는 도11의 구조가 도시된다. 탑 솔더 레지스트 층(112)과 바닥 솔더 레지스트 층(110)을 형성하도록, 솔더 레지스트 물질이 코어 탑 측(116) 및 코어 바닥 측(118) 상에 프린트된다. 탑 솔더 레지스트 층(112)과 바닥 솔더 레지스트 층(110)은, 매립된 전도성 물질을 완전히 커버할 수 있는바, 상기 매립된 전도성 물질은 유전체 코어(114)로부터 노출된 것이다.
이제 도13을 참조하면, 레지스트 노광 단계에 있는 도12의 구조가 도시된다. 탑 솔더 레지스트 층(112)과 바닥 솔더 레지스트 층(110)에 마스크(1302)가 적용될 수 있다.
마스크(1302)에 있는 개구부들에 기초하여, 탑 솔더 레지스트 층(112)과 바닥 솔더 레지스트 층(110)에 개구부들을 현상하도록, 베이스 기판(102)이 빛에 노출될 수 있다. 예를 들면, 탑 솔더 레지스트 층(112)과 바닥 솔더 레지스트 층(110)에 대해서 자외선 식각 방법이 이용되어, 이들 층들에 개구부들을 형성하고 그리고 유전체 코어(114)를 노출시킬 수 있다.
이제 도14를 참조하면, 레지스트 큐어링 단계에 있는 도13의 구조가 도시된다. 레지스트 노광 단계 이후에, 여분의 물질이 탑 솔더 레지스트 층(112)과 바닥 솔더 레지스트 층(110)으로부터 제거된다. 이 단계에서, 탑 솔더 레지스트 층(112)과 바닥 솔더 레지스트 층(110)의 표면들이 큐어링된다.
솔더 레지스트 층의 현상은 탑 솔더 레지스트 층(112) 상에 마운팅 영역(119)을 형성한다. 코어 바닥 측(118)에서의 솔더 레지스트 층의 현상은 바닥 솔더 레지스트 층(110)으로부터 시스템 패드(130)를 노출시킨다.
이제 도15를 참조하면, 보존 코팅 단계에 있는 도14의 구조가 도시된다. 유기 납땜성 보존(Organic Solderability Preservative : OSP) 코팅이 베이스 기판(102)의 구성요소 측(106)과 시스템 측(108)에 적용된다.
이제 도16을 참조하면, 칩 부착 단계에 있는 도15의 구조가 도시된다. 집적회로 디바이스(104)가 마운팅 영역(119)에서 유전체 코어(114)에 부착될 수 있다. 디바이스 인터커넥트(138)는 집적회로 디바이스(104)의 인터커넥트 필라(136)를 베이스 기판(102)의 매립 패드(120)에 부착시킬 수 있다.
이제 도17을 참조하면, 본 발명의 다른 실시예에서 집적회로 패키징 시스템(100)을 제조하는 방법(1700)의 순서도가 도시된다. 상기 방법(1700)은 매립 패드를 갖는 유전체 코어를 형성하는 단계(블록 1702); 유전체 코어 상에 탑 솔더 레지스트 층을 형성하는 단계, 매립 패드의 패드 탑 표면은 탑 솔더 레지스트 층 아래이며(블록 1704); 매립 패드 상에 디바이스 인터커넥트를 형성하는 단계(블록 1706); 그리고 인터커넥트 필라를 갖는 집적회로 디바이스를 마운트하는 단계(블록 1708)를 포함하며, 상기 집적회로 디바이스를 유전체 코어에 마운트하도록 상기 인터커넥트 필라는 상기 디바이스 인터커넥트에 부착된다.
본 발명의 다른 중요한 양상들은 비용을 절감하고, 시스템을 간략화하며, 성능을 향상시키고자 하는 추세를 유용하게 지원할 수 있으며 이에 부응할 수 있다. 본 발명의 이와 같은 유용한 양상들 및 또 다른 양상들은 결과적으로, 기술수준을 적어도 다음 레벨로 진화시킬 수 있다.
따라서, 본 발명의 집적회로 패키징 시스템은, 시스템의 신뢰성을 향상시키기 위한, 매우 중요하고 그리고 지금까지 알려지지 않았으며 이용가능하지 않았던 해결책들, 능력들 및 기능적 양상들을 제공한다. 결과적인 프로세스들 및 구성들은 간단명료하며(straightforward), 비용면에서 효과적이며, 복잡하지 않으며, 응용가능성이 높으며, 효과적인바, 공지된 기술들을 적용함으로서 구현될 수 있다. 따라서, 이들 결과적인 프로세스들 및 구성들은 집적회로 패키징 시스템의 제조에 효율적으로 및 경제적으로 용이하게 적용될 수 있다.
비록, 특정한 최적 실시모드에 관하여 본 발명이 설명되었지만, 앞서 설명된 내용을 참조한다면, 수많은 대체예들, 수정예들 및 변형예들이 가능함은 해당 기술분야의 당업자에게 명백할 것이다. 따라서, 본 발명은 첨부된 청구항들의 범위내에 속하는 이러한 모든 대체예들, 수정예들 및 변형예들을 포괄하도록 의도된다. 본 명세서에서 이제까지 설명된 모든 내용들 또는 첨부된 도면에서 도시된 모든 내용들은, 예시적이며 비제한적인 의미로 해석되어야만 한다.

Claims (10)

  1. 집적회로 패키징 시스템을 제조하는 방법으로서,
    매립 패드를 갖는 유전체 코어를 형성하는 단계;
    상기 유전체 코어 상에 탑 솔더 레지스트 층을 형성하는 단계 -상기 매립 패드의 패드 탑 표면은 상기 탑 솔더 레지스트 층 보다 아래이며- ;
    상기 매립 패드 상에 디바이스 인터커넥트(device interconnect)를 형성하는 단계; 그리고
    인터커넥트 필라(interconnect pillar)를 갖는 집적회로 디바이스를 마운트하는 단계
    를 포함하며,
    상기 인터커넥트 필라는 상기 집적회로 디바이스를 상기 유전체 코어에 마운트하기 위하여 상기 디바이스 인터커넥트에 부착되는 것을 특징으로 하는 집적회로 패키징 시스템을 제조하는 방법.
  2. 제1항에 있어서,
    상기 탑 솔더 레지스트 층을 형성하는 단계는,
    상기 유전체 코어의 코어 탑 표면 보다 아래에 상기 패드 탑 표면을 형성하는 것을 특징으로 하는 집적회로 패키징 시스템을 제조하는 방법.
  3. 제1항에 있어서,
    상기 유전체 코어 상에 표면 트레이스를 형성하는 단계를 더 포함하며,
    상기 표면 트레이스는 상기 탑 솔더 레지스트 층 보다 아래에 있는 것을 특징으로 하는 집적회로 패키징 시스템을 제조하는 방법.
  4. 제1항에 있어서,
    상기 유전체 코어 상에 표면 트레이스를 형성하는 단계를 더 포함하며,
    상기 표면 트레이스는 상기 코어 탑 표면 보다 아래에 있는 것을 특징으로 하는 집적회로 패키징 시스템을 제조하는 방법.
  5. 제1항에 있어서,
    상기 유전체 코어를 형성하는 단계는,
    상기 유전체 코어의 코어 바닥 측 상에 시스템 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키징 시스템을 제조하는 방법.
  6. 집적회로 패키징 시스템으로서,
    매립 패드를 갖는 유전체 코어;
    상기 유전체 코어 상의 탑 솔더 레지스트 층, 상기 매립 패드의 패드 탑 표면은 상기 탑 솔더 레지스트 층 보다 아래이며;
    상기 매립 패드에 부착된 디바이스 인터커넥트; 및
    인터커넥트 필라를 갖는 집적회로 디바이스
    를 포함하며,
    상기 인터커넥트 필라는 상기 집적회로 디바이스를 상기 유전체 코어에 마운트하기 위하여 상기 디바이스 인터커넥트에 부착되는 것을 특징으로 하는 집적회로 패키징 시스템.
  7. 제6항에 있어서,
    상기 매립 패드의 패드 탑 표면은 상기 유전체 코어의 코어 탑 표면 보다 아래에 있는 것을 특징으로 하는 집적회로 패키징 시스템.
  8. 제6항에 있어서,
    상기 유전체 코어 상의 표면 트레이스를 더 포함하며,
    상기 표면 트레이스는 상기 탑 솔더 레지스트 층 보다 아래에 있는 것을 특징으로 하는 집적회로 패키징 시스템.
  9. 제6항에 있어서,
    상기 코어 탑 표면 보다 아래에 있는 표면 트레이스를 더 포함하는 것을 특징으로 하는 집적회로 패키징 시스템.
  10. 제6항에 있어서,
    상기 유전체 코어 상의 바닥 솔더 레지스트 층; 그리고
    상기 유전체 코어 상에 있으며 상기 바닥 솔더 레지스트 층으로부터 노출된 시스템 패드
    를 더 포함하는 것을 특징으로 하는 집적회로 패키징 시스템.
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