KR100848745B1 - 반도체 장치 및 반도체 칩 - Google Patents

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아끼노리 신도
미찌요시 다까노
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세이코 엡슨 가부시키가이샤
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Abstract

미세화된 패드 위에 형성되고, 실장성의 향상 및 검사 효율의 향상을 도모할 수 있는 범프를 갖는 반도체 장치 및 반도체 칩을 제공한다. 본 발명의 반도체 장치는, 반도체층(10)과, 상기 반도체층(10)의 상방에 형성된 전극 패드(20)와, 상기 전극 패드(20)의 상방에 있으며, 해당 전극 패드(20)의 적어도 일부를 노출시키는 개구(32)를 갖는 절연층(30)과, 적어도 상기 개구(32)에 형성된 금속 전극(40)을 포함하고, 상기 금속 전극(40)은, 상기 전극 패드(20)의 상방에 형성된 제1 부분(40a)과, 상기 전극 패드(20)의 외측에 위치하는 상기 절연층(30)의 상방에 형성되고, 상기 제1 부분(40a)과 비교해서 상면의 면적이 큰 제2 부분(40b)을 갖는다.
반도체 장치, 반도체층, 전극 패드, 개구, 절연층, 금속 전극

Description

반도체 장치 및 반도체 칩{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR CHIP}
도 1은 제1 실시 형태에 따른 반도체 장치를 설명하는 도면.
도 2는 제1 실시 형태에 따른 반도체 장치를 설명하는 도면.
도 3은 제1 실시 형태의 변형예에 따른 반도체 장치를 설명하는 도면.
도 4는 제2 실시 형태에 따른 반도체 장치를 설명하는 도면.
도 5는 제3 실시 형태에 따른 반도체 칩을 설명하는 도면.
도 6은 제3 실시 형태의 변형예에 따른 반도체 칩을 설명하는 도면.
도 7은 제4 실시 형태에 따른 반도체 칩을 설명하는 도면.
<도면의 주요부분에 대한 부호의 설명>
10 : 기체
10A : 금지 영역
10B : 소자 형성 영역
20 : 전극 패드
30 : 절연막
32 : 개구
40 : 금속 전극
40a : 제1 부분
40b : 제2 부분
42 : 보호층
50 : 금속 전극
100 : 반도체 칩
110 : 반도체 칩
[특허 문헌 1] 일본 특허 공개 평9-237800호 공보
본 발명은, 반도체 장치 및 반도체 칩에 관한 것이다.
일반적으로, 반도체 칩에서는, 그 외주를 따르도록 내부 회로와 접속된 전극 패드가 복수 배치되어 있다. 그리고, 전극 패드 위에 범프를 형성하고, 배선 패턴을 갖는 기판과 대향시켜, 전기적으로 접속하는 기술이 알려져 있다(예를 들면 특허 문헌 1).
최근의 반도체 칩의 미세화에 수반하여, 전극 패드의 면적의 축소가 도모되도록 이루어져 오고 있다. 그에 따라, 범프도 축소되고, 실장면의 면적이 작아진다고 하는 문제가 있었다. 실장면의 면적이 축소됨으로써, 기판의 배선 패턴과의 양호한 전기적 접속이 손상되는 경우가 있다. 또한, 범프를 이용해서 반도체 칩의 전기적 특성을 검사할 때에, 검사용의 단자와 접촉하는 면이 작음으로써, 검사 효율의 저하를 초래하는 경우가 있다.
본 발명의 목적은, 미세화된 전극 패드 위에 형성되고, 실장성의 향상 및 검사 효율의 향상을 도모할 수 있는 금속 전극(범프)을 갖는 반도체 장치 및 반도체 칩을 제공하는 것에 있다.
(1) 본 발명에 따른 반도체 장치는, 반도체층과, 상기 반도체층의 상방에 형성된 전극 패드와, 상기 전극 패드의 상방에 있으며, 해당 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 절연층과, 적어도 상기 개구에 형성된 금속 전극을 포함하고, 상기 금속 전극은, 상기 전극 패드의 적어도 일부의 연직 상방에 형성된 제1 부분과, 제1 부분과 비교해서 상면의 면적이 큰 제2 부분을 갖는다.
본 발명에 따른 반도체 장치에 따르면, 금속 전극은, 전극 패드의 상방에 형성된 제1 부분과, 제1 부분과 비교해서 상면의 면적이 크고, 전극 패드의 상방이 아닌 제2 부분으로 이루어진다. 예를 들면, 제2 부분을 실장면으로서 이용한 경우, 전극 패드가 미세화되어 있다 하더라도, 원하는 실장면의 면적을 확보할 수 있다. 이에 의해, 예를 들면, 배선 패턴을 갖는 기판과, 금속 전극이 형성된 면을 대향시켜 실장하는 경우에, 배선 패턴과 금속 전극과의 사이에는 도전성의 입자가 설치되는데, 실장면의 면적이 커서 이 입자의 보충성을 향상시킬 수 있어 전기적 접속을 양호하게 행할 수 있다. 그 결과, 미세화가 도모되고, 또한, 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
또한, 본 발명에서, 특정의 A층(이하, 「A층」이라고 함)의 상방에 형성된 특정한 B층(이하, 「B층」이라고 함)이라고 할 때, A층 위에 직접 B층이 형성된 경우와, A층 위에 다른 층을 개재하여 B층이 형성된 경우를 포함하는 의미다.
본 발명에 따른 반도체 장치는, 추가로, 하기의 양태를 취할 수 있다.
(2) 본 발명에 따른 반도체 장치에서, 상기 절연층의 상면의 높이는, 거의 동일할 수 있다
이 양태에 따르면, 단차가 없는 평탄한 면에 금속 전극을 형성할 수 있기 때문에, 금속 전극의 상면도 평탄하게 할 수 있어, 실장성을 향상시킬 수 있다.
(3) 본 발명에 따른 반도체 장치에서, 상기 제1 부분의 상면의 높이와 상기 제2 부분의 상면의 높이는, 거의 동일할 수 있다.
(4) 본 발명에 따른 반도체 장치에서, 상기 제2 부분의 하방에 위치하는 절연층 위에, 보호층이 형성되어 있을 수 있다.
(5) 본 발명에 따른 반도체 장치에서, 평면에서 보아, 상기 제1 부분의 폭은 상기 제2 부분의 폭과 비교해서 작을 수 있다.
(6) 본 발명에 따른 반도체 장치에서, 상기 제1 부분의 하방에 위치하는 상기 반도체층은, 반도체 소자가 형성되는 일이 없는, 금지 영역이고, 상기 제2 부분의 하방에 위치하는 상기 반도체층은, 소자 형성 영역일 수 있다.
이 양태에 따르면, 제2 부분은, 제1 부분과 비교해서 상면의 면적이 큰 영역이다. 그 때문에, 이 면에 실장된 경우에, 실장 시의 스트레스를 분산할 수 있어, 하층에 반도체 소자가 배치되었다고 하더라도, 반도체 소자의 특성의 변동을 억제 할 수 있다.
(7) 본 발명에 따른 반도체 칩은, 배열된 복수의 금속 전극을 포함하는 반도체 칩으로서, 상기 복수의 금속 전극은, 전극 패드의 적어도 일부의 연직 상방에 위치하는 제1 부분과, 해당 제1 부분과 비교해서 상면의 면적이 큰 제2 부분을 갖고, 상기 복수의 금속 전극의 상기 제1 부분 및 상기 제2 부분 중 적어도 한쪽은, 엇갈려서 배치되어 있다.
본 발명에 따른 반도체 칩에 따르면, 복수의 금속 전극이 협 피치로 배열되어, 미세화가 도모된 반도체 칩을 제공할 수 있다. 이는, 제1 부분 및 제2 부분 중 적어도 한쪽을 엇갈려서 배치로 함으로써, 면적의 축소를 도모할 수 있기 때문이다.
본 발명의 반도체 칩은, 추가로, 하기의 양태를 취할 수 있다.
(8) 본 발명에 따른 반도체 칩에 있어서, 상기 복수의 금속 전극은, 한쪽의 금속 전극의 상기 제1 부분과, 다른 쪽의 금속 전극의 상기 제2 부분이 인접하고, 상기 다른 쪽의 금속 전극의 상기 제1 부분과, 상기 한쪽의 금속 전극의 상기 제2 부분이 인접하도록 배치되어 있을 수 있다.
이 양태에 따르면, 금속 전극의 배치에 필요한 면적을 더 축소화할 수 있어, 한층더 미세화를 도모할 수 있다.
(9) 본 발명에 따른 반도체 칩에 있어서, 상기 금속 전극의 배열을 따른 방향의 상기 제2 부분의 폭은, 제1 부분의 폭과 비교해서 크고, 인접하는 상기 금속 전극의 제2 부분의 일부는, 상기 금속 전극의 배열을 따른 방향의 수직 방향에서 보아 겹쳐 있을 수 있다.
<발명을 실시하기 위한 최선의 형태>
이하에, 본 발명의 실시 형태에 대해서, 도면을 참조하면서 설명한다.
1. 반도체 장치
1.1. 제1 실시 형태
제1 실시 형태에 따른 반도체 장치에 대해서, 도 1 및 도 2를 참조하면서 설명한다. 도 1은, 본 실시 형태에 따른 반도체 장치를 모식적으로 도시한 단면도이고, 도 2는, 도 1에 도시한 반도체 장치에 포함되는 금속 전극의 평면형상을 도시한 평면도이다. 또한, 도 1은, 도 2의 Ｉ-Ｉ선을 따른 단면이다.
도 1에 도시한 바와 같이, 본 실시 형태에 따른 반도체 장치는, 기체(10)를 갖는다. 기체(10)는, 예를 들면, 실리콘 기판일 수 있고, 실리콘 기판에는, 집적 회로(도시 생략)가 형성되어 있을 수 있다. 또한, 기체(10)는, 칩 형상 또는, 반도체 웨이퍼이어도 된다.
기체(10) 위에는, 소정의 패턴을 갖는 전극 패드(20)가 형성되어 있다. 전극 패드(20)는, 기체(10)에 형성된 집적 회로에 전기적으로 접속되어 있을 수 있다. 전극 패드(20)는, 알루미늄 또는 구리 등의 금속으로 형성되어 있을 수 있다.
전극 패드(20)의 상방에는, 절연막(30)이 형성되어 있다. 절연막(30)은, 예를 들면, SiO2, SiN, 폴리이미드 수지 등으로 형성되어 있을 수 있다. 절연막(30)은, 전극 패드(20)의 전체 면을 피복하고 있는 것이 아니라, 전극 패드(20)의 적어 도 일부의 영역을 노출시키기 위한 개구(32)를 갖는다. 본 실시 형태에 따른 반도체 장치에서는, 전극 패드(20)의 중앙 영역에, 정방형의 개구(32)를 갖는 경우를 도시하지만, 이에 한정되는 것은 아니다. 예를 들면, 원형, 정방형 이외의 사변형 중 어느 하나의 평면형상을 갖는 개구(32)이어도 된다.
또한, 본 실시 형태에 따른 반도체 장치에서, 절연막(30)은, 그 상면의 높이가 거의 동일하게 되도록 형성되어 있다. 이와 같이, 절연막(30)의 상면이 평탄하게 되도록 형성되어 있음으로써, 그 상면이 평탄한 금속 전극의 형성을 용이하게 행할 수 있다고 하는 이점이 있다(금속 전극에 대해서는 후술함). 이 경우, 절연막(30)을 형성한 후에, 예를 들면, CMP법 등의 평탄화 공정을 행함으로써, 상면의 높이가 거의 동일한 절연막(30)을 형성할 수 있다.
본 실시 형태에 따른 반도체 장치에서는, 전극 패드(20)의 상방이며, 적어도 개구(32)에 금속 전극(40)이 형성되어 있다. 즉, 전극 패드(20)의 노출면 위에, 금속 전극(40)이 형성되어 있다. 금속 전극(40)은, 전극 패드(20)의 연직 상방에 형성된 제1 부분(40a)과, 전극 패드(20)의 외측에 위치하는 절연막(30) 위에 형성된 제2 부분(40b)을 갖는다(제1 부분(40a)과 제2 부분(40b)에 대해서는, 추가로 후술함). 또한, 제1 부분(40a)의 적어도 일부가, 전극 패드(20)의 연직 상방에 형성 되어 있어도 된다.
금속 전극(40)은, 1층 또는 복수층으로 형성되고, 금, 니켈 또는 구리 등의 금속으로 형성되어 있을 수 있다. 또한, 도시하지 않았지만, 금속 전극(40)의 최하층에는, 배리어층이 형성되어 있어도 된다. 배리어층은, 전극 패드(20)와 금속 전극(40)의 양자의 확산 방지를 도모하기 위한 것이다. 배리어층은, 1층 또는 복수층으로 형성할 수 있고, 예를 들면, 스퍼터링법에 의해 형성할 수 있다. 또한, 배리어층은, 전극 패드(20) 및 금속 전극(40)의 밀착성을 높이는 기능을 갖고 있어도 된다. 배리어층은, 티탄텅스텐(TiW)층을 갖고 있어도 된다. 복수층으로 구성되는 경우, 배리어층의 최외측 표면은, 금속 전극(40)을 석출시키는 전기 도금 급전용의 금속층(예를 들면 Au층)이어도 된다.
다음으로, 도 2을 참조하면서, 금속 전극(40)의 평면형상에 대해서 설명한다. 전술한 바와 같이, 제1 실시 형태에 따른 반도체 장치에 포함되는 금속 전극(40)은, 제1 부분(40a)과 제2 부분(40b)을 갖는다. 도 2에 도시한 바와 같이, 제2 부분(40b)은, 제1 부분(40a)과 비교하여, 그 상면의 면적이 크다. 구체적으로는, 그 폭이, 제1 부분(40a)의 폭과 비교해서 커서, 상면의 면적이 큰 제2 부분(40b)이 형성되어 있다. 여기에서 말하는, 폭이란, 금속 전극(40)의 길이 방향과 교차하는 방향을 따라 보았을 때의 폭이다. 제2 부분(40b)은, 실장면으로 할 수 있다. 즉, 본 실시 형태에서는, 실장면(제2 부분)은, 전극 패드(20)의 상방에 형성되어 있지 않은 것으로 된다.
또한, 전술한 바와 같이, 그 상면의 높이가 균일한 절연층(30) 위에 금속 전극(40)이 형성되어 있기 때문에, 금속 전극(40)의 상면을 평탄한 면으로 할 수 있다. 특히, 제2 부분(40b)은, 실장면으로서 이용하기 때문에, 평탄한 면을 형성할 수 있음으로써, 실장성의 향상을 더 도모할 수 있는 것이다.
본 실시 형태에서는, 제1 부분(40a)은, 사변형의 평면형상을 갖는 제2 부 분(40b)의 하나의 변에 형성된 볼록부이고, 제1 부분(40a)도, 장방형의 평면형상을 갖고 있다. 즉, 제1 부분(40a)은, 그 짧은 변이 제2 부분(40b)의 변의 길이에 비해서 작은 형상을 갖고 있다. 제1 부분(40a)의 폭(제2 부분(40b)과 접합하고 있는 변과 평행한 방향의 폭)(X)은, 전극 패드(20) 위에 형성된 개구(32)를 피복할 만큼의 폭을 갖고 있다. 한편, 다른 변의 폭(Y)에 대해서도 개구(32)를 피복할 만큼의 폭을 갖고 있을 필요가 있다. 또한, 본 실시 형태에서는, 제1 부분(40a)이, 제2 부분(40b)의 일변의 중앙부에 배치되어 있는 경우를 도시했지만, 이에 한정되지 않는다. 또한, 도 2에서는, 제2 부분(40b)의 평면형상이, 사변형인 경우를 도시했지만, 특별히 한정되는 것은 아니고, 예를 들면 원형을 이루고 있어도 된다.
본 실시 형태에 따른 반도체 장치에 따르면, 금속 전극(40)은, 전극 패드(20)의 상방에 형성된 제1 부분(40a)와, 제1 부분(40a)과 비교해서 상면의 면적이 크고, 전극 패드(20)의 상방이 아닌 제2 부분(40b)으로 이루어진다. 예를 들면, 제2 부분(40b)을 실장면으로서 이용한 경우, 전극 패드(20)가 미세화되어 있었다고 하더라도, 원하는 실장면의 면적을 확보할 수 있다. 이에 의해, 예를 들면, 배선 패턴을 갖는 기판과, 금속 전극(40)이 형성된 면을 대향시켜 실장하는 경우, 배선 패턴과 금속 전극(40)의 사이에는 도전성의 입자가 설치되는데, 실장면의 면적이 커서 이 입자의 보충성을 향상시킬 수 있다. 그 때문에, 반도체 칩과 배선 패턴과의 전기적 접속을 양호하게 행할 수 있는 것으로 된다. 그 결과, 미세화가 도모되고, 또한, 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
또한, 제2 부분(40b)을 이용해서 반도체 칩의 전기적 특성의 검사를 행하는 경우에는, 제2 부분(40b)이 큰 면적을 갖고 있기 때문에, 검사용의 단자와의 접촉 면적을 크게 할 수 있다. 그 때문에, 검사에 필요로 하는 처리 시간의 단축 또한 신뢰도를 향상시킬 수도 있다.
(변형예)
다음으로, 본 실시 형태에 따른 반도체 장치의 변형예에 대해서, 도 3을 참조하면서 설명한다. 본 변형예에 따른 반도체 장치에서는, 전술한 실시 형태에 따른 반도체 장치와 비교해서 금속 전극(40)의 상면의 높이가 상이한 예이다. 또한, 이하의 설명에서는, 본 실시 형태에 따른 반도체 장치와 비교해서 다른 점에 대해서 설명한다.
도 3에 도시한 바와 같이, 본 변형예에 따른 반도체 장치에서는, 제2 부분(40b)의 아래에서는, 절연막(30)과, 금속 전극(40)의 사이에 보호층(42)이 형성되어 있다. 그리고, 제1 부분(40a)에서는, 보호층은 형성되어 있지 않다. 그 때문에, 제2 부분(40b)은 보호층(42)의 분만큼, 그 상면의 높이가, 제1 부분(40a)과 비교해서 높아진다. 보호층(42)으로서는, 예를 들면, 폴리이미드층 등을 이용할 수 있다. 또한, 이 보호층(42)은, 전극 패드(20)를 피복하도록, 기체(10)의 상방에 절연층(도시 생략)을 형성한 후에, 이 절연층에 개구(32)를 형성할 때의 마스크층(도시 생략)을 잔존시킨 것을 이용할 수 있다. 또한, 개구(32)를 형성할 때의 마스크층과는, 별도로 보호층(42)의 형성 공정을 새롭게 마련하여도 된다.
본 변형예에 따른 반도체 장치에 따르면, 실장면인 제2 부분(40b)에서, 보호층(42)이 형성되어 있는 분만큼, 금속 전극(40)이 실장 시에 받는 스트레스를 더 분산시킬 수 있다. 그 때문에, 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
1.2. 제2 실시 형태
다음으로, 제2 실시 형태에 따른 반도체 장치에 대해서, 도 4를 참조하면서 설명한다. 도 4는, 본 실시 형태에 따른 반도체 장치를 모식적으로 도시한 단면도이다. 또한, 제1 실시 형태와 공통되는 구성 및 부재에 대해서는, 상세한 설명은 생략한다.
도 4에 도시한 바와 같이, 제2 실시 형태에 따른 반도체 장치에서는, 기체(10)와, 기체(10)의 상방에 형성된 전극 패드(20)와, 전극 패드(20) 위에 형성되고, 개구(32)를 갖는 절연층(30)과, 금속 전극(40)을 갖는다. 제2 실시 형태에 따른 반도체 장치에서는, 금속 전극(40)의 제1 부분(40a)의 하방에는, 금지 영역(10A)이 형성되고, 제2 부분(40b)의 하방에는, 소자 형성 영역(10B)이 형성되어 있다. 금지 영역(10A)은, 반도체 소자가 형성되어 있지 않은 영역이고, 소자 형성 영역(10B)은, 각종 반도체 소자를 형성할 수 있는 영역이다. 반도체 소자로서는, 예를 들면, MOS 트랜지스터, 다이오드 및 저항 등을 예시할 수 있다.
제2 실시 형태에 따른 반도체 장치에 따르면, 제2 부분(40b)의 하방에는, 반도체 소자를 형성할 수 있다. 금속 전극(40)의 하방은, 금속 전극(40)의 내부 응력에 의한 스트레스나 실장 시의 스트레스에 의해, 그 특성이 변동하는 것을 회피하기 위해서, 반도체 소자를 형성하지 않는 경우가 있다. 그러나, 본 실시 형태에 따른 반도체 장치에 따르면, 제2 부분(40b)은, 상면의 면적이 크기 때문에, 상기한 바와 같은 스트레스를 분산시킬 수 있다. 그 때문에, 제2 부분(40b)의 하방이라 면, 반도체 소자를 배치한 경우이더라도, 특성의 변동을 저감할 수 있다. 또한, 제2 부분(40b)의 하방에 반도체 소자를 배치함으로써, 반도체 칩의 미세화도 도모할 수 있다.
2. 반도체 칩
2.1. 제3 실시 형태
다음으로, 제3 실시 형태에 따른 반도체 칩에 대해서, 도 5의 (A) 및 도 5의 (B)를 참조하면서 설명한다. 도 5의 (A)은, 본 실시 형태에 따른 반도체 칩을 도시한 도면이고, 도 5의 (B)는, 도 5의 (A)의 A부를 확대해서 도시한 평면도이다. 제3 실시 형태에 따른 반도체 칩은, 제1 실시 형태에서 설명한 금속 전극(40)이 복수 배열되어 있다. 금속 전극(40)의 단면 구조 및 평면형상에 대해서는, 1.1.의 항의 설명을 참조하기 바란다.
도 5의 (A)에 도시한 바와 같이, 제3 실시 형태에 따른 반도체 칩(100)에서는, 긴 변측의 외주를 따라 복수의 금속 전극(40)이 배열되어 있다. 인접하는 금속 전극(40)끼리에서는, 도 5의 (B)에 도시한 바와 같이, 제1 부분(40a) 및 제2 부분(40b)이 각각 인접하는 경우가 없도록 배치되어 있다. 구체적으로는, 하나의 금속 전극(40)의 제1 부분(40a)의 옆에는, 다른 금속 전극(40)의 제2 부분(40b)이 배치되고, 하나의 금속 전극(40)의 제2 부분(40b)의 옆에는, 다른 금속 전극(40)의 제1 부분(40a)이 배치되어 있다. 즉, 복수의 금속 전극(40)의 제1 부분(40a)끼리는, 엇갈려서 배치되고, 제2 부분(40b)끼리도 엇갈려서 배치되어 있는 것이다. 이 때, 인접하는 금속 전극(40)의 상호 간에는, 제2 부분(40b)에 전기적으로 접속되는 배선 패턴(도시 생략)을 형성할 수 있을 만큼의 간격을 갖고 있을 필요가 있다.
제3 실시 형태에 따른 반도체 칩(100)에 따르면, 복수의 금속 전극(40)이 협 피치로 배열되어, 미세화가 도모된 반도체 칩을 제공할 수 있다. 반도체 칩(100)에서는, 금속 전극(40)은, 제1 부분(40a)과, 제2 부분(40b)에서는, 금속 전극(40)의 배열을 따른 방향에서 보았을 때의 폭이 상이하다. 즉, 상면의 면적이 큰 제2 부분(40b)의 폭은, 제1 부분(40a)과 비교해서 크다. 그 때문에, 인접하는 제1 부분(40a)끼리의 상호 간에 발생하는 스페이스에 다른 금속 전극(40)의 제2 부분(40b)을 배치할 수 있어, 일정한 면적에 효율적으로 배치할 수 있는 것으로 된다. 그 결과, 면적의 축소가 도모된 반도체 칩을 제공할 수 있다. 또한, 이와 같은 배치를 함으로써, 평면에서 보았을 때에 복수의 금속 전극(40)의 표면적과, 금속 전극(40) 사이의 간극의 표면적과의 비율을 균일하게 할 수 있어, 범프의 밀도를 높일 수 있다. 이에 의해, 실장성을 향상할 수 있다고 하는 이점을 갖는다.
또한, 전술한 실시 형태에서는, 제1 부분(40a) 및 제2 부분(40b)이 엇갈려서 배치되어 있는 경우를 나타냈지만, 이에 한정되지 않는다. 예를 들면, 도 6의 (A) 및 도 6의 (B)에 도시한 바와 같이, 제1 부분(40a) 또는 제2 부분(40b) 중의 어느 하나가, 엇갈려서 배치되어 있어도 된다. 또한, 도 6의 (A), 도 6의 (B)는, 도 5의 (B)에 대응한 도면이다.
2.2. 제4 실시 형태
다음으로, 제4 실시 형태에 따른 반도체 칩에 대해서 도 7의 (A) 및 도 7의 (B)를 참조하면서 설명한다. 도 7의 (A)는, 본 실시 형태에 따른 반도체 칩을 도 시한 도면이고, 도 7의 (B)는, 도 7의 (A)의 A부를 확대해서 도시한 평면도이다.
도 7의 (A)에 도시한 바와 같이, 제4 실시 형태에 따른 반도체 칩(110)에서는, 긴 변측의 외주를 따라 복수의 금속 전극(40, 50)이 교대로 배열되어 있다. 금속 전극(40)에 대해서는, 단면 구조 및 평면형상은, 1.1의 항을 참조하기 바란다. 금속 전극(50)에 대해서는, 단면 구조는, 금속 전극(40)과 마찬가지지만, 평면형상은 상이하다.
도 7의 (B)에 도시한 바와 같이, 본 실시 형태에 따른 반도체 칩에서도, 제1 부분(40a) 및 제1 부분(50a)이 엇갈려서 배치되어 있고, 제2 부분(40b) 및 제2 부분(50b)도 마찬가지로 엇갈려서 배치되어 있다. 금속 전극(50)의 제2 부분(50b)은, 반도체 칩(110)의 외측 방향으로 형성되어 있다. 이 제2 부분(50b)과, 한쪽의 금속 전극(40)의 제1 부분(40a)과의 사이의 거리(X1)는, 반대측의 제1 부분(40a)과의 거리(X2)에 비해서 크다. 즉, 금속 전극(50)의 제2 부분(50b)의 패턴을 작게 함으로써, X1의 거리를 갖고 있는 것이다.
제4 실시 형태에 따른 반도체 칩에 따르면, 반도체 칩(110)의 외측 방향으로 제2 부분(50b)을 갖는 금속 전극(50)에서, 제2 부분(50b)의 패턴이 제어되어 있다. 구체적으로는, 옆에 배치되어 있는 금속 전극(40)에서, 반도체 칩(110)의 내측 방향으로 형성된 제2 부분(40b)과의 겹치는 면적이 작아지도록 되는 패턴으로 하고 있다. 그 때문에, 제2 부분(40b)과 전기적으로 접속되는 배선 패턴의 영역을 확실하게 형성할 수 있다. 그 결과, 배선 패턴의 설계의 자유도를 향상시킬 수 있는 반도체 칩을 제공할 수 있다.
또한, 본 발명은, 전술한 실시 형태에 한정되는 것은 아니고, 다양한 변형이 가능하다. 예를 들면, 본 발명은, 실시 형태에서 설명한 구성과 실질적으로 동일한 구성(예를 들면, 기능, 방법 및 결과가 동일한 구성, 혹은 목적 및 결과가 동일한 구성)을 포함한다. 또한, 본 발명은, 실시 형태에서 설명한 구성의 본질적이지 않은 부분을 치환한 구성을 포함한다. 또한, 본 발명은, 실시 형태에서 설명한 구성과 동일한 작용 효과를 발휘하는 구성 또는 동일한 목적을 달성할 수 있는 구성을 포함한다. 또한, 본 발명은, 실시 형태에서 설명한 구성에 공지 기술을 부가한 구성을 포함한다.
본 발명에 따르면, 미세화된 전극 패드 위에 형성되고, 실장성의 향상 및 검사 효율의 향상을 도모할 수 있는 금속 전극(범프)을 갖는 반도체 장치 및 반도체 칩을 제공할 수 있다.

Claims (19)

  1. 반도체층과,
    상기 반도체층의 상방에 형성된 전극 패드와,
    상기 전극 패드의 상방에 있으며, 상기 전극 패드의 적어도 일부를 노출시키는 개구를 갖는 절연층과,
    적어도 상기 개구에 형성되고 제1 부분과 제2 부분을 갖는 금속 전극을 포함하고,
    상기 제1 부분은 상기 전극 패드의 상방에 형성되고,
    상기 제2 부분의 상면은 상기 제1 부분의 상면보다 큰 면적을 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 절연층의 상면 전체의 높이는 동일한 반도체 장치.
  3. 제1항에 있어서,
    상기 금속 전극의 상면이 평탄한 면인 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 부분의 하방에 위치하는 절연층 위에, 보호층이 형성되어 있는 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    평면에서 보아, 상기 제1 부분의 폭은 상기 제2 부분의 폭과 비교해서 작은 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 부분의 하방에 위치하는 상기 반도체층은, 반도체 소자가 형성되는 일이 없는, 금지 영역이고,
    상기 제2 부분의 하방에 위치하는 상기 반도체층은, 소자 형성 영역인 반도체 장치.
  7. 전극 패드와 금속 전극을 포함하는 반도체 칩으로서,
    상기 금속 전극은, 제1 부분과 제2 부분을 갖고,
    상기 제1 부분은 상기 전극 패드의 상방에 형성되며,
    상기 제2 부분의 상면은 상기 제1 부분의 상면보다 큰 면적을 갖고,
    상기 금속 전극은 복수로 형성되며,
    상기 제1 부분 및 상기 제2 부분 중 적어도 한쪽은, 엇갈려서 배치되고,
    상기 복수의 금속 전극은, 한쪽의 금속 전극의 상기 제1 부분과, 다른 쪽의 금속 전극의 상기 제2 부분이 인접하고, 상기 다른 쪽의 금속 전극의 상기 제1 부분과, 상기 한쪽의 금속 전극의 상기 제2 부분이 인접하도록 배치되어 있는, 반도체 칩.
  8. 삭제
  9. 제7항에 있어서,
    상기 금속 전극의 배열을 따른 방향의 상기 제2 부분의 폭은, 상기 제1 부분의 폭과 비교해서 크고,
    한쪽의 상기 금속 전극의 상기 제2 부분의 폭 방향의 일부와 그 옆에 배치되어 있는 다른 쪽의 상기 금속 전극의 상기 제2 부분의 폭 방향의 일부는, 상기 금속 전극의 배열을 따른 방향의 수직 방향에서 보아 겹쳐 있는 반도체 칩.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 금속 전극은 범프인, 반도체 장치.
  11. 제4항에 있어서,
    상기 금속 전극은 범프인, 반도체 장치.
  12. 제5항에 있어서,
    상기 금속 전극은 범프인, 반도체 장치.
  13. 제6항에 있어서,
    상기 금속 전극은 범프인, 반도체 장치.
  14. 제7항 또는 제9항에 있어서,
    상기 금속 전극은 범프인, 반도체 칩.
  15. 제1항 내지 제3항 중 어느 한 항에 있어서,
    배선 패턴을 갖는 기판을 더 포함하고,
    상기 금속 전극은 상기 배선 패턴과 전기적으로 접속되어 있는, 반도체 장치.
  16. 제4항에 있어서,
    배선 패턴을 갖는 기판을 더 포함하고,
    상기 금속 전극은 상기 배선 패턴과 전기적으로 접속되어 있는, 반도체 장치.
  17. 제5항에 있어서,
    배선 패턴을 갖는 기판을 더 포함하고,
    상기 금속 전극은 상기 배선 패턴과 전기적으로 접속되어 있는, 반도체 장치.
  18. 제6항에 있어서,
    배선 패턴을 갖는 기판을 더 포함하고,
    상기 금속 전극은 상기 배선 패턴과 전기적으로 접속되어 있는, 반도체 장치.
  19. 제7항 또는 제9항에 있어서,
    복수의 배선 패턴을 갖는 기판을 더 포함하고,
    복수의 상기 금속 전극 중 하나는 복수의 상기 배선 패턴 중 하나와 전기적으로 접속되어 있는, 반도체 칩.
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