DE2253702B2 - Verfahren zur Herstellung eines Halbleiterbauelementes - Google Patents
Verfahren zur Herstellung eines HalbleiterbauelementesInfo
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Description
anGi\inürig mil r
ns eine
Die Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelementes entsprechend dem
Oberbegriff des Anspruchs 1.
Ein Verfahren dieser Art ist bekannt aus der FR-PS 286.
Über den Oberbegriff des Anspruchs 1 hinaus ist es aus dieser FR-PS bekannt, die chemische Umwandlung
durch einen Oxidationsprozeß vorzunehmen. Aus der US-PS 3544858 ist es bekannt, in die
Oberfläche eines Halbleiterkörpers durch chemische Umwandlung des Halbleitermaterials ein Isoliermuster
aus elektrisch isolierendem Material anzubringen, das ein Kontaktfenster begrenzt. Aus der US-PS
3475234 ist es bei der Herstellung von Feldeffekttransistoren
bekannt, daß der Halbleiterkörper aus Si hergestellt wird und daß die erste Isolierschicht teilweise
aus einer Siliciumnitrid-Schicht und die leitende Schicht aus polykristallinem Silicium hergestellt wird.
Ein wichtiges Problem bilden jedoch sowohl bei dem obengenannten Verfahren als auch bei üblicheren
Verfahren zur Herstellung eines Feldeffekttransistors mit isolierter Gate-Elektrode die für die Anbringung
der Source- und Drain Kontaktfenster in bezug
auf die Gate-Elektrode(n) benötigten Ausrichttole-.-anzen.
Diese Kontaktfenster müssen mit Hilfe einer genauen Maske hergestellt werden, die mit einer geringen
Toleranz in bezug auf die Gate-Elektrode ausgerichtet
werden muß, weiche Toleranz nur einige Mikron beträgt, während in diesem Falle außerdem dafür
gesorgt werden muß, daß an der Oberfläche die PN-Ubergänge zwischen den Source- und Drain-Zonen
und dem angrenzenden Halbleitermaterial nicht innerhalb der Kontaktfenster liegen, sondern nach wie
vor mit einer passivierenden Schicht überzogen sind.
Ein derartiges Ausrichtproblem beim Anbringen von Kontaktfenstern kann naturgemäß, außer bei der
Herstellung eines Feldeffekttransistors mit isolierter Gate-Elektrode, bei der Herstellung jeder beliebigen
Halbleiterstruktur auftreten, bei der die Lage eines derartigen Kontaktfensters in bezug auf die vorerwähnte
leitende Schicht und in bezug auf die Grenzen der sogenannten Oberflächenzonen(n) mit geringer
Toleranz bestimmt werden soll, um möglichst günstige bauliche und elektrische Eigenschaften zu erhalten.
Der Erfindung liegt die Aufgabe zugrunde, das Verfahren gemäß dem Oberbegriff des Anspruchs 1
so auszugestalten, daß in Halbleiterbauelementen mit isolierter Gate-Elektrode, unter Vermeidung von
Maskierungsschritten mit engen Toleranzen, eine auf die Gate-Elektrode ausgerichtete Oberfläche nzone
und Kontaktfenster erzeugt werden können.
Der Erfindung liegt u. a. die Erkenntnis zugrunde,
daß dadurch, daß die leitende Schicht an ihrer Oberfläche chemisch in ein elektrisch isolierendes Material
umgewandelt wird, wobei das Material des Halbleiterkörpers nicht angegriffen wird, eine Struktur erhalten
werden kann, in der die erwähnten Kontaktfenster durch Anwendung einer groben Maske und eines
Ausrichtschrittes mit sehr großer Toleranz (und unter Umständen sogar ohne Anwendung eines Maskierungsschrittes)
angebracht werden können.
Die genannte Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Anspruchs 1
angegebenen Merkmale gelöst.
Die mit der Erfindung erzielten Vorteile bestehen insbesondere darin, daß bei dem Verfahren nach der
Erfindung während der Anbringung des Kontaktfensters eine auf der leitenden Schicht angebrachte Isolierschicht
vorhanden ist, die ziemlich dick sein kann. Dadurch kann das gewünschte Kontaktfenster auf
einfache Weise, z. B. durch Ätzen, mit Hilfe einer groben Maske, ohne enge Ausrichttolerani.en erhalten
werden, wobei die auf der leitenden Schicht vorhandene Isolierschicht wenigstens teilweise beibehalten
wird.
Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Im folgenden werden diese Weiterbildungen und die damit erzielten Vorteile näher erläutert:
Die chemische Umwandlung der Oberfläche der Halbleiterschicht kann z. B. durch Reaktion mit einem
Medium stattfinden, das wenigstens bei der Temperatur dieser Umwandlung praktisch nicht mit dem
Material des Halbleiterkörpers reagiert, obgleich die freigelegten Teile der erwähnten ersten Isolierschicht
dabei grundsätzlich wohl angegriffen werden dürften.
Das versenkte isolierende Muster und die erste und die zweite Isolierschicht können erwünschtenfalls zugleich
als Maskierung beim Dotieren der Oberflächenzonen verwendet werden.
Die erwähnten chemischer! Umwandlungen zum
Anbringen des versenkten Musters und zur oberflächlichen Umwandlung der leitenden Schicht können
voneinander verschieden sein und z. B. dadurch erzielt werden, daß auf thermischem, elektrolytischem
r> oder anderem Wege, z. B. durch Reaktion mit dazu
geeigneten Gasen oder Flüssigkeiten, isolierende Verbindungen hergestellt werden. Im Zusammenhang
mit den großen technologischen Vorteilen werden jedoch in den meisten Fällen mindestens eine und vor-υ
zugsweise beide der genannten Umwandlungen duich einen Oxydationsvorgang erhalten.
Das Dotieren der erwähnten Oberflächenzone(n) kann durch Diffusion oder auf andere Weise, z. B.
durch Ionenimplantation, erfolgen. Insbesondere im
ι·> letzteren Falle kann die erste Isolierschicht auf dem
zu dotierenden Oberflächengebiet nach wie vor vorhanden sein, vorausgesetzt, daß die Energie der zu
implantierenden Ionen genügend groß ist, um durch diese Schicht hindurchzudringen. Meistens ist es je-
-'» doch empfehlenswert, insbesondere wenn die Dotierung
durch Diffusion erfolgt, daß vor der Einführung des Dotierungsstoffes wenigstens die auf der zu dotierenden
Oberfläche liegenden Teile der ersten Isolierschlicht entfernt werden.
.'j Ein versenktes Oxydmuster kann durch bekannte
Techniken z. B. dadurch angebracht werden, daß ein Teil der Halbleiteroberfläche mit einer gegen Oxydation
maskierenden Schicht überzogen wird, wonach deir überzogene Teil der Halbleiteroberfläche, er-
Ji) wiinschtenfalls nach einer Ätzbehandlung, einer thermischen
Oydationsbehandlung zur Bildung eines versenkten Oxydmusters unterworfen wird, das einen mit
einer gegen Oxydation maskierenden Schicht überzogenen Oberflächenteil einschließt. Die leitende
)> Schicht könnte dabei z. B. direkt auf dieser als erste
Isolierschicht dienenden Maskierungsschicht angebracht werden.
Im allgemeinen ist es jedoch bei Anwendung eines derartigen versenkten Musters zu bevorzugen, daß
4Ii nach der Bildung des versenkten isolierenden Musters
die dabei verwendete Maskierungsschicht entfernt wird, wonach die erste Isolierschicht auf dem versenkten
Muster sowie auf den übrigen Teilen der Halbleiteroberfläche angebracht wird. Dabei kann diese neue
■n angebrachte, erste Isolierschicht eine andere Zusammensetzung
als die für die Anbringung des versenkten Musters verwendete Maskierungsschicht aufweisen,
was z. B. bei der Herstellung eines Feldeffekttransistors mit isolierter Gate-Elektrode den großen Vorteil
Ίο bietet, daß die erste Isolierschicht, die die Gate-Elektrode
von der Halbleiteroberfläche trennt, in bezug auf Zusammensetzung und Dicke völlig an die gewünschten
elektrischen Eigenschaften des zu bildenden Transistors angepaßt werden kann, unabhängig
V) von der für die Bildung des versenkten isolierenden
Musters gewählten Maskierungsschicht, die z. B. in bezug auf Ätzbeständigkeit, abhängig von den verwendeten Materialien, vielleicht anderen Anforderungen
als die erwähnte, danach angebrachte Isolier-
W) schicht entsprechen muß.
Es sei bemerkt, daß die erwähnten Maskierungsbzw. Isolierschichten keine homogenen, aus einem
einzigen Material bestehenden Schichten zu sein brauchen, sondern erwünschtenfalls aus zwei oder
nr) mehreren aneinander liegenden Schichten aus verschiedenen
Materialien aufgebaut sein können.
Als Halbleitermaterial kann grundsätzlich jedes
Als Halbleitermaterial kann grundsätzlich jedes
netes versenktes Muster, ζ. B. ein Oxydmuster, bilden kann, wie Silicium, Siliciumcarbid oder andere elementare
Halbleiter, oder erwünschtenfalls Halbleiterverbindungen. Als leitende Schicht kann ebenfalls
grundsätzlich jede Schicht verwendet werden, die durch chemische Umwandlung, z. B. durch Oxydation,
eine für das hier beschriebene Verfahren geeignete zweite Isolierschicht bilden kann, z. B. Aluminium
oder Zirkon.
Der einzuführende Dotierungsstoff dient zur Anderung
der Leitungseigenschaften des Halbleitermaterials, z. B. zur Erhöhung der Leitfähigkeit. So können
in einer dünnen N-leitenden Siliciumschicht stärker dotierte N-leitende Oberflächenzonen, z. B.
als Source- und Drain-Zonen eines Dünnschicht-Feldeffekttransistors, gebildet werden. Der Dotierungsstoff
kann aber auch andere Leitungseigenschaften, z. B. die Lebensdauer von Minoritätsladungsträgern,
durch die Bildung von Rekombinationszentern bestimmen. Bei der Weiterbildung der Erfindung gemaß
Anspruch 7 bildet die Oberflächenzone mit dem angrenzenden Gebiet vom ersten Leitungstyp einen
PN-Übergang, der einerseits an der Oberfläche auf befriedigende Weise passiviert ist und andererseits
eine minimale PN-Übergangskapazität aufweist, was insbesondere für Anordnungen zum Hochfrequenzbetrieb
von Bedeutung ist. Dadurch, daß nämlich das Kontaktfenster auf dieser Zone selbstregistrierend in
bezug auf die leitende Schicht angebracht wird, kann die Oberfläche der Zone - und somit des erwähnten
PN-Übergangs - minimal gehalten werden.
Oft wird vorteilhaft vor der chemischen Umwandlung der leitenden Schicht in dieser Schicht ein Dotierungsstoff
angebracht. So wird bei der Herstellung eines Feldeffekttransistors mit einer oder mehreren
isolierten Gate-Elektroden aus polykristallinem Silicium in die polykristalline Siliciumschicht vorteilhaft
ein Donator- oder Akzeptormaterial eingeführt zum Erhalten eines genügend niedrigen Gate-Elektrodenwiderstandes,
was von besonderer Bedeutung ist, wenn das Gate-Elektrodenmaterial zugleich als Zwischenverbindung
dient, z. B. in einer integrierten Schaltung. Auch wird eine derartige Dotierung oft
zum Erhalten eines Sollwertes für die Schwellwertspannung verwendet. Diese Dotierung kann durch
Diffusion, durch Ionenimplantation oder auf andere Weise erfolgen und kann sowohl vor als auch nach
der Ätzung des gewünschten Musters aus dem Gate-Elektrodenmaterial
durchgeführt werden.
Einige Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden
näher beschrieben. Es zeigt
Fig. 1 schematisch eine Draufsicht auf einen Teil eines durch das erfindungsgemäße Verfahren hergestellten
Halbleiterbauelements,
Fig. 2 schematisch einen Querschnitt durch das Bauelement nach Fig. 1 längs der Linie H-II,
Fig. 3-11 schematische Querschnitte durch das Bauelement nach den Fig. 1 und 2 in aufeinanderfolgenden
Herstellungsstufen,
Fig. 12einDetailderFig. 10 bei Anwendung einer bestimmten Ausgestaltung des erfindungsgemäßen
Verfahrens,
Fig. 13 schematisch einen Querschnitt durch ein anderes Halbleiterbauelement, das durch das erfindungsgemäße
Verfahren hergestellt ist, und
Fig. 14-17 schematisch Querschnitte durch eine andere Halbleiteranordnung nach der Erfindung in
aufeinanderfolgenden Herstellungsstufen.
Die Figuren sind schematisch und nicht maßstäblich gezeichnet. Entsprechende Teile sind im allgemeinen
mit den gleichen Bezugsziffern bezeichnet. Insbesondere ist die Form des versenkten Oxydmusters nur
schematisch angedeutet.
Fig. 1 zeigt schematisch eine Draufsicht auf und Fig. 2 schematisch einen Querschnitt längs der Linie
H-II durch einen Teil einer Halbleiteranordnung, die durch das erfindungsgemäße Verfahren hergestellt ist.
Der gezeigte Teil der Anordnung enthält einen Feldeffekttransistor mit zwei isolierten Gate-Elektroden 9
und 10, von denen, außer den beiden Gate-Elektroden, sowohl die Source- und Drain-Zonen 12, 13
als auch die zwischeniiegende Insel 14 mit elektrischen Anschlüssen versehen sind. Derartige Tetrodenfeldeffekttransistoren,
die als eine Kombination zweier Transistoren mit je einer Gate-Elektrode zu betrachten
sind, werden u. a. vielfach in sogenannten Inverterschaltungen verwendet.
Nach einem Ausführungsbeispiel der Erfindung wird die Anordnung auf folgende Weise hergestellt
(siehe Fig. 3-11). Es wird (siehe Fig. 3) von einem Halbleiterkörper 1 mit einem Gebiet 2 aus z. B. p-leitendem
Silicium mit einem spezifischen Widerstand von 1 Ω · cm ausgegangen, in dem an einer Oberfläche
durch in der Halbleitertechnik allgemein übliche örtliche thermische Oxydation unter Verwendung einer
örtlich gegen Oxydation maskierenden Schicht ein wenigstens teilweise in das Silicium versenktes, 2 μίτι
dickes Isoliermuster 3 aus Siliciumoxyd gebildet wird, das ein Oberflächengebiet 4 des Körpers einschließt
und begrenzt.
Nach der Anbringung des Oxydmusters 3 werden die dazu verwendeten, gegen Oxydation maskierenden
Schichten entfernt, wobei die Struktur nach Fig. 3 erhalten wird.
Auf der ganzen Oberfläche wird dann eine neue, gegen Oxydation maskierende Schicht, die erste Isolierschicht,
angebracht. Diese neue maskierende Schicht ist in diesem Beispiel aus einer 0,1 μΐη dicken
Schicht 6 aus Siliciumoxyd und einer darauf liegenden 0,1 μπι dicken Schicht 7 aus Siliciumnitrid aufgebaut.
Die Schicht 6 wird durch thermische Oxydation und die Schicht 7 durch Ablagerung aus einer NH3 und
SiH4 enthaltenden Atmosphäre angebracht. Die Isolierschichten
6 und 7 sind der Einfachheit halber mit überall der gleichen Dicke dargestellt, obgleich die
Schicht 6 nur auf der Siliciumoberfläche 4 eine Dicke von 0,1 μπι erreicht, während dagegen die bereits vorhandenen
Teile des Isoliermusters 3 durch diese weitere thermische Oxydation praktisch nicht dicker werden.
Dabei ist die Struktur nach Fig. 4 erhalten, wobei also das versenkte Isoliermuster 3 ein völlig mit der
ersten Isolierschicht 6,7 als Maskierungsschicht überzogenes
Oberflächengebiet 4 begrenzt.
Dann wird auf der ersten Isolierschicht 6, 7 eine 1 μπι dicke leitende Schicht 8 aus polykristallinem Silicium
angebracht (siehe Fig. 5), dadurch, daß eine gasförmige Siliciumverbindung chemisch zersetzt
wird, wonach diese Schicht 8 zum Erhalten eines genügend niedrigen spezifischen Widerstandes mit z. B.
Phosphoratomen bis zu einer Konzentration von etwa 1020 Atomen/cm3 z. B. durch Diffusion dotiert wird.
Aus der Schicht 8 werden anschließend durch Anwendung eines u. a. bei der Herstellung monolithischer
integrierter Schaltungen allgemein üblichen
photolithographischen Ätzvorgangs die leitenden Schichten 9 und 10 als Gate-Elektroden und etwaige
Zwischenverbindungen erhalten (siehe Fig. 6).
Nachdem auf oben beschriebene Weise auf einem Teil des Oberflächengebietes 4 die leitenden Schichten
9, 10 angebracht sind, werden diese leitenden Schichten 9 und 10 durch thermische Oxydation bei
etwa 1000° C 2 Stunden lang in feuchtem Sauerstoff an ihrer Oberfläche in eine z. B. 1 μΐη dicke Oxydschicht
umgewandelt, um die zweite Isolierschicht 11 zu bilden. Dabei werden die leitenden Schichten 9 und
10 dünner (etwa 0,5 μΐη), was in den Figuren der
Deutlichkeit halber nicht angegeben ist. Die übrigen Teile der Siliciumoberfläche sind dabei nach wie vor
mit den leitenden Schichten 6 und 7 überzogen, die gegen diese thermische Oxydation maskieren.
In der so erhaltenen in Fig. 7 gezeigten Struktur werden nun durch Ätzen diejenigen Teile der ersten
Isolierschichten 6,7, die sich nicht unterhalb der oxydierten polykristallinen Siliciumschichtteile befindet,
entfernt, wobei die Struktur nach Fig. 8 erhalten wird. Dabei wird nur ein geringer Teil des verhältnismäßig
dicken Isoliermusters 3 und der zweiten Isolierschicht
11 entfernt.
Danach wird in die unüberzogenen Teile der Siliciumoberfläche zur Bildung der dotierten Oberflächenzonen,
d. h. der η-leitenden Source- und Drain-Zonen
12 bzw. 13 und der zwischen den Gate-Elektroden liegenden Insel 14 während einer derart langen Zeit
Phosphor eindiffundiert, daß infolge der lateralen Diffusion unter den Rändern der ersten Isolierschicht
(6, 7) die gebildeten pn-Übergänge 15, 16 und 17 zwischen diesen Oberflächenzonen und dem p-leitenden
Gebiet 2 die Oberfläche 4 längs Linien schneiden, die praktisch mit der Projektion des Randes der
Gate-Elektroden 9 und 10 auf die Oberfläche zusammenfallen, so daß praktisch keine Überlappung zwischen
Source- und Drain-Zonen 12,13 und der Insel 14 mit den Gate-Elektroden 9 und 10 auftritt (siehe
Fig. 9). Die dazu benötigte Diffusionsdauer und -tiefe kann von dem Fachmann in Abhängigkeit von dem
nach der Ätzung erhaltenen seitlichen Abstand zwischen dem Rand der Gate-Elektroden und dem Rand
der darunter liegenden ersten Isolierschicht 6 durch Versuche ermittelt und in einem Standardverfahren
verarbeitet werden. Während dieser Diffusion bildet sich auf der Siiiciumoberfläche eine dünne Phosphorsilikatglasschicht
18 (siehe Fig. 9).
Nun werden auf den Source- und Drain-Zonen 12,
13 und auf der Insel 14 Kontaktfenster angebracht. Dies erfolgt auf sehr einfache Weise dadurch, daß eine
Photoresist-Maske angebracht wird, die eine öffnung aufweist, die viel größer als die zu bildenden Kontaktfenster
sein darf, wobei der Umfang dieser Maske in Fig. 1 und 10 schematisch mit M bezeichnet ist. Dies
kann mit Hilfe einer groben Maske ohne enge Ausrichttoleranzen stattfinden. Wenn die Phosphorsilikatglasschicht
18 von der ganzen Oberfläche der Source- und Drain-Zonen 12, 13 und der Insel 14
entfernt wird, kann diese Photoresist-Maske sogar völlig weggelassen werden, vorausgesetzt, daß durch
den darauf folgenden Ätzvorgang keine Siliciumteile an anderen Stellen, an denen dies unerwünscht wäre,
freigelegt werden können. Im vorliegenden Beispiel wird die Phosphorsilikatglasschicht 18 durch Ätzen
über nur einen Teil der Source- und Drain-Zonen 12, 13 und der Insel 14 entfernt (siehe Fig. 1), wobei die
Kontaktfenster 19, 20 und 21 gebildet werden, die
teilweise von dem Isoliermuster 3 und der ersten Isolierschicht 6, 7 begrenzt werden. Die Maske M definiert
die Grenzteile 22,23 und 24 der Kontaktfenster (Fig. 1).
Während dieses Ätzvorgangs werden das Isoliermuster 3 und die zweite Isolierschicht 11, die verhältnismäßig
dick sind, nur über einen geringen Teil ihrer Dicke entfernt. Während dieser kurzen Ätzbehandlung
wird auch ein geringer Teil der Oxydschicht 6 der ersten Isolierschicht entfernt, wobei aber der Rand
der pn-Ubergänge 15, 16 und 17 nach wie vor mit der ersten Isolierschicht 6 bedeckt ist.
Dann werden mittels einer weiteren, ebenfalls nicht kritischen Maske Kontaktfenster 25 und 25' in der
zweiten losiierschichi 11 angebracht, wonach durch allgemein übliche Aufdampfverfahren und photolithographische
Ätztechniken Aluminiumschichten 26 und 27 zum Kontaktieren der Source- und Drain-Zonen
12 und 13 und eine Aluminiumschicht 28 zur Kontaktierung der Insel 14 und Aluminiumschichten
29 und 30 zur Kontaktierung der Gate-Elektroden 9 und 10 angebracht werden, wobei die Struktur nach
den Fig. 1 und 2 erhalten ist.
Durch das verwendete Verfahren ist die erhaltene Struktur sehr kompakt und tritt zwischen den Gate-Elektroden
9 und 10 einerseits und den Source- und Drain-Zonen 12,13 und der Insel 14 andererseits nahezu
keine Überlappung auf, was unerwünschte Kapazitäten zwischen diesen Zonen und den Gate-Elektroden
auf ein Mindestmaß herabsetzt. In der erhaltenen Struktur ist z. B. die Abmessung α (siehe
Fig. 2) gleich 30 μΐη, während die in diesem Beispiel
einander gleichen Abstände b je 6 μΐη betragen. Bei
Anwendung bekannter Techniken kommen mindestens noch viermal die Ausrichttoleranz und die Maskierungsungenauigkeit
bei der Herstellung der Kontaktfenster hinzu.
In einem Verfahren der oben beschriebenen Art können viele Abwandlungen verwendet werden. So
kann, nach dem Erhalten der Struktur nach Fig. 7, bevor die erste Isolierschicht 6, 7 teilweise entfernt
wird, die Oberfläche statt einer Diffusion einem Ionenbeschuß auch in Kombination mit einer Diffusion
unterworfen werden, wobei Ionen eines den Leitfähigkeitstyp der Source- und Drain-Zonen 12,13 und
der Insel 14 bestimmenden Dotierungsstoffes durch die erste Isolierschicht 6, 7 hindurch in das Gebiet 2
implantiert werden, unter Verwendung des Isoliermusters 3 und der zweiten Isolierschicht 11 als Maske,
wonach die erste Isolierschicht 6, 7 zur Bildung der Kontaktfenster durch Ätzung von wenigstens einem
Teil der Source- und Drain-Zonen 12, 13 und der Insel 14 unter Maskierung durch u. a. das Isoliermuster
3 und die zweite Isolierschicht 11 (Fig. 8) entfernt werden. Bei Anwendung dieser Ionenimplantation
kann jedoch die erste Isolierschicht 6,7 auch vor der Impantation von diesen Teilen entfernt werden.
Beim beschriebenen Ausführungsbeispiel ist nach dem Erhalten der Struktur nach Fig. 3 eine erste Isolierschicht
6, 7 als Maskierungsschicht angebracht. Unter Umständen könnte statt dessen aber auch die
bereits während der Anbringung des versenkten Isoliermusters 3 auf dem Oberflächengebiet 4 vorhandene
Maskierungsschicht zwischen Gate-Elektrode und Halbleiteroberfläche die gewünschten elektrischen
Eigenschaften aufweisen.
Das Halbleitermaterial kann weiter ein anderes Material als Silicium sein, während das Isoliermuster 3
nicht notwendigerweise aus einem Oxyd, sondern z. B. auch aus einem Nitrid oder einer anderen isolierenden
chemischen Verbindung dieses Halbleitermaterials bestehen kann, die durch eine chemische Reaktion
mit einem dazu geeigneten Stoff und bei eineir geeigneten Temperatur aus dem Halbleitermaterial
erhalten wird. Auch kann die leitende Schicht 8, aus der in diesem Beispiel die Gate-Elektrode 9 und 10
gebildet werden, statt aus polykristallinem Silicium aus einem anderen leitenden Material, z. B. Aluminium
oder Zirkon, hergestellt sein, wobei die zweite Isolierschicht 11 durch oberflächliche Oxydation gebildet
wird und aus Aluminium- oder Zirkonoxyd besteht. Auch andere isolierende Verbindungen als
Oxyde kommen für die zweite Isolierschicht 11 in Betracht. Ferner ist es nicht notwendig, daß die leitende
Schicht 8 zunächst auf der ganzen Oberfläche angebracht wird, weil in gewissen Fällen die leitende
Schicht, z. B. durch Aufdampfen über eine Maske, direkt in dem gewünschten Muster angebracht werden
kann.
Weiter kann bei der Herstellung des oben beschriebenen Feldeffekttransistors das polykristalline Silicium
einer oder der beiden Gate-Elektroden statt mit einem Donator mit einem Akzeptor dotiert werden
zum Erhalten der gewünschten elektrischen Effekte in bezug auf z. B. die Schwellwertspannung, d. h. die
Gate-Elektrodenspannung, bei der der Kanalteil des Feldeffekttransistors unterhalb der betreffenden
Gate-Elektrode zu leiten beginnt.
Wenn Source- und Drain-Zonen und gegebenenfalls Inseln mit einer erheblich geringeren Dicke als
die zweite Isolierschicht 11 verlangt werden und dennoch praktisch keine Überlappung zwischen diesen
Bereichen und der (den) »Gate«-Elektrode(n) auftreten soll, kann die Azung zum Erhalten der Struktur
nach Fig. 8 so lange fortgesetzt werden, bis ein Teil der Oxydschicht 6 der ersten Isolierschicht unterhalb
der zweiten Isolierschicht 11 derart weit entfernt ist, daß die untiefe Diffusion zur Bildung der genannten
Bereiche durch seitliche Diffusion unterhalb der Oxydschicht 6 der ersten Isolierschicht dennoch genau
unterhalb des Randes der Gate-Elektroden fällt. (Siehe Detailskizze in Fig. 12.)
Das Verfahren nach der Erfindung kann zur Herstellung von Feldeffektransistoren mit einer ganz an-
*jcrcn <_jsoiiiCtt*ic« rnii einer1 Cucr* rriwurcrcn isolierten
Gate-Elektroden, verwendet werden, wobei z. B. die Source-Zone die Drain-Zone völlig umgibt.
Das Gebiet 2 kann durch eine epitaktische Schicht gebildet werden, die z. B. auf einem Substrat vom entgegengesetzten
Lei'fähigkeitstyps angebracht ist (siehe Fig. 3), in der schematisch ein Querschnitt
durch einen Dünnschicht-Feldeffekttransistor mit isolierter Gate-Elektrode 34 und hochdotierten
Source- und Drain-Zonen 32, 33 gezeigt ist, welche Zonen in einer epitaktischen Schicht 31 vom gleichen
Leitfähigkeitstyp angebracht sind, die auf einem Substrat
30 vom entgegengesetzten Leitfähigkeitstyp liegt. Die Source- und Drain-Zonen 32 und 33 sowie
das versenkte Isoliermuster 3 können dabei über die ganze Dicke, gegebenenfalls bis in das Substrat 30,
oder über nur einen TeU der Dicke der epitaktischen Schicht 31 angebracht sein. Auch kann erwünschtenfalls,
wie bekannt, die Oberseite des versenkten Isoliermusters praktisch mit der Halbleiteroberfläche zusammenfallen
(siehe Fig. 13), indem vor der örtlichen Oxydation ein Teil des an der Stelle des anzubringenden
Musters vorhandenen Halbleitermaterials weggeätzt wird.
Von sehr großer Bedeutung ist das Verfahren nach der Erfindung bei der Herstellung von Strukturen, in
denen in einem Halbleiterkörper ein Feldeffekttransistor mit isolierter Gate-Elektrode innerhalb eines von
einem versenkten Isoliermuster begrenzten Gebietes von einem ersten Leitfähigkeitstyp angebracht ist, das
mit dem angrenzenden Teil des Körpers einen pn-Übergang bildet. Derartige Strukturen werden vorteilhaft
zur Bildung von sowohl η-Kanal- als auch p-Kanal-Feldeffekttransistoren
in ■ ein und derselben monolithischen integrierten Schaltung verwendet und
sind u. a. aus der belgischen Patentschrift 782285 be-Wannt
In den Fig. 14-17 ist ein Ausführungsbeispiel für die Herstellung einer solchen Anordnung mit Hilfe
des erfindungsgemäßen Verfahrens dargestellt. Es wird von einem n-Ieitenden Substrat 41 ausgegangen,
in dem durch örtliche Oxydation, wie in den vorangehenden Beispielen beschrieben ist, ein versenktes Isoliermuster
3 aus Oxyd angebracht wird, wonach unter örtlicher Maskierung zur Bildung des p-leitenden Gebietes
42, z. B. durch Diffusion oder durch Ionenimplantation, Bor eingeführt wird (siehe Fig. 14). Dann
werden auf der ganzen Oberfläche nacheinander zur Herstellung der ersten Isolierschicht-6, 7 eine dünne
Oxydschicht 6, eine dünne Siliciumnitridschicht 7 sowie ferner eine leitende Schicht 8 aus polykristallinem
Silicium durch in den vorhergehenden Beispielen angegebene übliche Techniken angebracht (siehe
Fig. 15). Die leitende Schicht 8 aus polykristallinem Silicium wird nun in dem gewünschten Muster zur Bildung
von Gate-Elektroden und etwaigen Zwischenverbindungen geätzt, wonach diese leitende Schicht
z. B. durch Diffusion oder auf andere Weise mit Donatoren oder Akzeptoren dotiert wird. Diese Dotierung
kann auch erfolgen, bevor die leitende Schicht 8 in dem gewünschten Muster geätzt wird. Die so erhaltenen
Teile der leitenden Schicht 8 werden dann durch Oxydation teilweise in die zweite Ionenschicht 11 aus
Oxyd umgewandelt, wodurch die Struktur nach Fig. 16 erhalten ist.
Anschließend wird die Nitridschicht 7 und auch die Oxydschicht 6 an denjenigen Stellen weggeätzt, an
denen die folgenden Dotierungen stattfinden müssen.
e„ ι r» j:a nM.jnni.:nu» j: «.««»!»» »... nu«.u«iu
kju ivcLiiii £.. Lf. uiv vsjijruaviuviii u/.uiiavii3iuui vjL/vi ιιαιυ
des zu bildenden n-Kanal-Feldeffekttransistors weggeätzt
werden, wonach Diffusion oder Implantation der η-leitenden Oberflächenzonen 43 und 44 erfolgt,
während danach die Oxdschicht 6 oberhalb des p-Kanal-Transistors entfernt wird, wonach, z. B. durch eine
Bordiffusion mit einer derartigen Konzentration, daß die Oberflächenzonen 43 und 44 nicht umdotiert werden,
als weitere Oberflächenzonen die p-leitenden Source- und Drain-Zonen 45 bzw. 46 angebracht
werden. Diese Reihenordnung kann unter Umständen auch umgekehrt werden, während auch eine zusätzliche
Maskierungsschicht angebracht werden kann, mit deren Hilfe abwechselnd das Gebiet des n-Kanal-Transistors
und des p-Kanal-Transistors gegen Dotierung maskiert wird. Die verwendeten Masken können
eine große Toleranz aufweisen. Die Transistoren werden dann über die Metallschichten 47,48, 49 und 50
kontaktiert.
Ein wichtiger Vorteil wird im obenstehenden Fall dadurch erhalten, daß von den beiden Transistoren
alle Kontaktlöcher für Source- und Drain-Zonen
selbstregistrierend durch das versenkte Isoliermuster 3 und die zweite Isolierschicht 11 definiert sind.
Nur die Kontaktierung der Gate-Elektroden aus der leitenden Schicht 8 durch die dicke zweite Isolierschicht
11 hindurch erfordert eine zusätzliche Maske, es sei denn, daß die Oxydation der leitenden Schicht 8
örtlich, z. B. durch eine Nitridschicht, verhindert wird, in welchem Falle sowohl die Source- und Drain-Kontaktlöcher
als auch die Gate-Kontaktlöcher selbstregistrierend in einem einzigen Ätzschritt gebildet werden
können. Die Oberfläche der Source- und Drain-Zonen kann in dieser äußerst kompakten
Struktur gleich wie z. B. die Kapazität der Drain-Zone, sehr klein gehalten werden, während die Kapazitäten
zwischen Drain-Zone und Gate-Elektrode durch die minimale Überlappung gleichfalls, wie oben
bereits beschrieben wurde, sehr klein sind.
Schließlich sei bemerkt, daß auch andere Halbleiterstrukturen als Feldeffekttransistoren mit isolierter
Gate-Elektrode, die der in der Einleitung gegebenen
Definition entsprechen, ebenfalls vorteilhaft durch das erfindungsgemäße Verfahren hergestellt werden
können, und daß in den beschriebenen Beispielen unter Umständen nicht alle, sondern nur ein Teil der
■' anzubringenden Kontaktfenst*.r durch Anwendung
des Verfahrens nach der Erfindung erhalten werden können, während die übrigen Kontaktfenster auf andere
Weise gebildet werden.
Es versteht sich, daß auf der Halbleiterscheibe außer den in den Beispielen gezeigten Halbleiterschaltungselementen
noch andere Elemente, z. B. Bipolartransistoren, gegebenenfalls gleichzeitig gebildet
werden können. Diese Elemente können mit den in den Figuren gezeigten Teilen z. B. über Metallschich-
'> ten oder Schichten aus dotiertem polykristallinem Silicium
elektrisch verbunden sein. Auch ist es einleuchtend, daß die jeweils in einem Ausführungsbeispiel
verwendeten Leitfähigkeitstypen gleichzeitig durch die entgegengesetzten Leitfähigkeitstypen ersetzt
-'" werden können.
Hierzu 5 Blatt Zeichnungen
Claims (11)
1. Verfahren zur Herstellung eines Halbleiterbauelementes,
bei dem auf der Oberfläche einss Halbleiterkörpers eine elektrisch isolierende erste
Isolierschicht erzeugt wird, welche teilweise mit einer elektrisch leitenden Schicht bedeckt wird,
bei dem in die nicht von der leitenden Schicht bedeckten Oberflächenteile des Halbleiterkörpers
zur Bildung wenigstens einer dotierten Oberflächenzone ein Dotierungsstoff eingeracht wird, bei
dem die leitende Schicht an ihrer Oberfläche durch chemische Umwandlung teilweise in eine zweite
Isolierschicht umgewandelt wird und bei dem ein zu der dotierten Oberflächenzone hinführendes
Kontaktfenster geätzt wird, dadurch gekennzeichnet,
daß die erste Isolierschicht (6,7) eine Maskierungsschicht ist, die verhindert, daß der
Halbleiterkörper durch die chemische Umwandlung der leitenden Schicht (9,10; 34; 8) angegriffen
wird und daß unter Verwendung der zweiten Isolierschicht (11) als Maske sowohl die dotierte
Oberflächenzone (12,13,14; 43, 44,45, 46) hergestellt,
als auch das Kontaktfenster (19, 20, 21) geätzt wird, wobei die zweite Isolierschicht (HL)
und die unter der leitenden Schicht (9,10; 8) liegenden
Teile der ersten Isolierschicht höchstens teilweise entfernt werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß in der Oberfläche des Halbleiterkörpers (2; 41) außerdem örtlich durch chemische
Umwandlung des Haibleitermaterials ein wenigstens teilweise in den Halbleiterkörper versenktes
Isoliermuster (3) aus elektrisch isolierendem Material angebracht wird, das höchstens nur
teilweise beim Ätzen des Kontaktfensters (19, 20, 21) entfernt wird und das Kontaktfenster (19, 20,
21) teilweise begrenzt.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die chemische Umwandlung
durch einen Oxidationsvorgang erhalten wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß vor der Einführung
des Dotierungsstoffes wenigstens die auf der zu dotierenden Oberfläche liegenden Teile der ersten
Isolierschicht (6, 7) entfernt werden.
5. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß nach der Bildung des versenkten
Isoliermusters (3) die dabei verwendete Maskierungsschicht entfernt wird, wonach die erste
Isolierschicht (6, 7) sowohl auf dem versenkten Isoliermuster (3) als auch auf den übrigen Teilen
der Halbleiteroberfläche angebracht wird.
6. Verfahren nach einem der Ansprüche 3 bis
5, dadurch gekennzeichnet, daß der Halbleiterkörper (1) aus Silicium hergestellt wird, und daß
die erste Isolierschicht (6, 7) wenigstens teilweise aus einer Siliciumnitridschicht (7) und die leitende
Schicht (11) aus polykristallinem Silicium hergestellt wird.
7. Verfahren nach einem der Ansprüche 1 bis
6, dadurch gekennzeichnet, daß die dotierte Oberflächenzone (12, 13, 14, 43, 44, 45, 46) in
einem Teil (2, 42, 41) entgegengesetzten Leitungstyps vom Halbleiterkörper erzeugt wird.
8. Verfahren nach Anspruch 7 zur Herstellung
Feldeffekttransistor mit isolierter Gate-Elektrode, dadurch gekennzeichnet, daß die leitende
Schicht (9, 10; 34; 8) die Gate-Elektrode oder die Gate-Elektroden des Feldeffekttransistors bildet,
und daß die Source- und Drain-Zonen (12, 13, 43, 44, 45, 46) und eine gegebenenfalls zwischen
zwei Gate-Elektroden (9,10) liegende Insel (14) des Feldeffekttransistors durch die dotierten
Oberflächenzonen gebildet werden.
9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die Oberflächenzone (12,13,
14,43,44,45,46) derart weit in den Halbleiterkörper
hineindiffundiert wird, daß die Schnittlinie ihres PN-Übergangs mit dem Gebiet (2, 42, 41)
vom entgegengesetzten Leitungstyps mit der Oberfläche praktisch mit der Projektion des Randes
der leitenden Schicht (9,10, 8) auf die Oberfläche zusammenfällt.
10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß der Feldeffekttransistor in
einem von dem versenkten Isoliermuster begrenzten Oberflächengebiet (42) vom ersten Leitungstyps angebracht wird, das mit dem angrenzenden
Teil des Halbleiterkörpers (41) vom zweiten Leitungstyp einen PN-Übergang bildet, und daß in
diesem angrenzenden Teil des Halbleherkörpers (41) auf gleiche Weise ein zweiter Feldeffekttransistor
einer zu dem ersten Transistor komplementären Struktur gebildet wird, wobei die Kontaktfenster
für die Source- und Drain-Zonen der beiden Transistoren alle von dem versenkten Isoliermuster
(3) und der zweiten Isolierschicht (11) begrenzt und in einem einzigen Ätzschritt angebracht
werden.
11. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß, bevor die leitende
Schicht (8) an der Oberfläche chemisch umgewandelt wird, in diese Schicht ein Dotierungsstoff eingeführt wird.
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