DE2410786C3 - Verfahren zur Herstellung einer integrierten Halbleiteranordnung - Google Patents

Verfahren zur Herstellung einer integrierten Halbleiteranordnung

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Description

US-Patentschriften 33 91023, 33 32 137, 34 19 956,
33 72 063, 35 75 740, 34 21 205, 34 23 258, 34 23 255 und
34 78 418 beschrieben.
Anordnungen mit isolierten Schaltungselementen, wie sie in den eben erwähnten Patentschriften beschrieben sind, hatten jedoch verschiedene Nachteile, die einen vollen Erfolg im Bereich der Hochgeschwindigkeiisschaltungen verhinderten. Eine Hochgeschwindigkeitsschaltung erfordert besonders flach ausgebildete Schaltungselemente. So müssen die Halbleiterinseln eine Dicke der Größenordnung von 2,5 μίτι haben. Die sie tragenden Hilfssubstrate, die eine Dicke von 150-250 μτπ haben, sollen jedoch durch Ätzen oder Schleifen entfernt werden. Das ist ohne schädliche Beeinflußung der dünnen Inseln kaum möglich.
Außerdem ist die Schnittfläche zwischen dem ursprünglichen Halbleiterkörper und dem darauf niedergeschlagenen Dielektrikum aufgrund der in den Halbleiterkörper geätzten Fugen wellig. Wegen dieser welligen Schnittfläche ist auch die gegenüberliegende Fläche des darauf niedergeschlagenen polykristallinen Substrais wellig. Infolge dieser Welligkeit des Substrats wird die Gesamtanordnung unnötigen Belastungen ausgesetzt, wenn in den weiteren Fabrikationsschritten, wie Herstellen von Verbindungen durch Thermokompression oder beim Aufbringen von Prüfspitzen während der Prüfung, Druck ausgeübt wird. Die entstehenden mechanischen Spannungen können Fehler in der integrierten Schaltung erzeugen. Während der Bearbeitung der Anordnung ist diese normalerweise auf einer Kühlfläche gelagert; die wellige Unterfläche reduziert damit auch die Wärmeübertragung an die Kühlfläche.
Wegen der welligen Schnittfläche gibt es praktisch auch keine Möglichkeit zur elektrischen Verbindung der Inseln untereinander mit Hilfe von »verdeckten« Leitern, d. h. metallischen Leitern in der Schnittfläche.
Da Wülste des polykristallinen Halbleitermaterials außerdem in die Fugen zwischen den Halbleiterinseln hineinragen, weisen solche dielektrisch isolierte, wellige Strukturen .■ jch seitliche Störkapazitäten auf.
Bei neueren Arbeiten auf diesem Gebiet wurde das Problem der Entfernung des Hilfssubstrats, so daß Halbleiterinseln übrigbleiben, größtenteils gelöst, vgl. die Veröffentlichung: »Application of Preferential Electromechanical Etching of Silicon to Semiconductor Device Technology«. M. T h e u η i '* s e η et al.. Journal of the Electrochemical Society, July 1970, S. 959-965. bezüglich selektiver anodischer elektrochemischer Ätzung. In dieser Veröffentlichung, insbesondere im Zusammenhang mit deren Figur 8, wird gezeigt, daß ein relativ dickes stark dotiertes Hilfssubstrat von einer dünneren, schwach dotierten epitaktischen Schicht, in der die Trennfugen ausgeätzt sind, entfernt und die schwach dotierten Inseln des Halbleitermaterials übriggelassen werden können. Auch dieses Verfahren hat jedoch noch den Nachteil der oben beschriebenen welligen Sehr.:,!fläche sowie der sich daraus ergebenden welligen Bodenfläche des polykristallinen Siliciumsubstrats.
Entsprechendes gilt auch für ein aus der US-Patentschrift 36 02 982 bekanntes Verfahren zur Herstellung einer integrierten Halbleiteranordnung mit auf der isolierenden Oberfläche eines Substrats angeordneten Halbleiterinseln und diese wabenartig umschließenden isolierenden Zonen. Dabei wird eine Halbleiterschicht niedriger auf ein Halbleiter-Hilfssubstrat hoher Dotierungskonzentration angebracht. In die Halbleiter* schicht werden diese nicht völlig durchdringende, die zu bildenden Zonen definierende Fugen geätzt und im Bereich der Fugen durch thermische Oxydation die isolierenden Zonen gebildet. Danach wird eine durchgthende, die isolierende Oberfläche des darüber aufzubringenden Substrats bildende Isolationsschicht auf die eine Oberfläche der Halbleiterschicht aufgebracht Schließlich werden nach Entfernen des Halbleiter-Hilfssubstrats in den so erhaltenen isolierten Halbleiterinseln die eigentlichen Schaltungselemente ausgebildet Als zusätzliches Problem stellt sich dabei heraus, daß beim Aufbringen einer für die Ausbildung der eigentlichen Schaltungselemente erforderlichen, als Maske verwendeten, durch thermische Oxydation gebildeten weiteren Isolationsschicht auf die durch Entfernung des Halbleiter-Hilfssubstrats freigelegten und durch an die Oberfläche tretenden isolierenden Zonen getrennten Halbleiterinseln ebenfalls keine planare Oberfläche erzielbar ist.
Eine planare Oberfläche ist aber insbesondere im Hinblick auf anschließend noch aufzubringende, die Halbleiteranordnung vervollständigende Leiterzüge von erheblicher Bedeutung. Ein Verfahren, bei dem sich planare Oberflächen bei integrierten Halbleiteranordnungen ergeben, ist der Literaturstelle »Electronics«, Dez. 20,1971, Seiten 44 bis 48 zu entnehmen. D-Lci wird ein Teilbereich einer Siliciumfläche durch eine oxydationshemmende Maske abgedeckt, der nichtbedeckte Flächenbereich oxydiert und dann nach Entfernung der Maske (nach einem Diffusionsprozeß) die Gesamtfläche, also die bereits bestehende Oxidfläche und der freiliegende Silicium-Teilbereich einem zweiten Oxyd·».-tionsprozeß unterworfen. Mit steigender Dauer des zweiten Oxydationsprozesses erreicht man mehr und mehr eine planare Oberfläche der Oxidschicht. Eine Lösung der bei Halbleiteranordnungen mit dielektrischer Isolation auftretenden, vorstehend beschriebenen Probleme ist hier nicht angesprochen.
Es ergibt sich demnach als Aufgabe der Erfindung die Angabe eines Verfahrens, das die Herstellung einer mit dielektrischer Isolation ausgestatteten integrierten Halbleiteranordnung gestattet, die eine planare Schnittfläche zwischen der die Schaltungselemente enthaltende Halbleiterschicht und dem tragenden Substrat und eine planare Oberfläche der die Schaltungselemente aufnehmenden Halbleiterschicht selbst aufwe-st Die Lösung dieser Aufgabe ist in den Ansprüchen niedergelegt.
Die Erfindung wird im folgenden anhand der Zeichnung näher beschrieben.
Es zeigt
Fig. IA-IK in Schnittansichten einen Teil einer integrierten Haibluteranordnung zur Illustration des Herstellungsverfahrens.
Die Schaltungselemente der zum Zwecke der Lesciireibung als Beispiel angenommenen integrierten Halbleiteranordnung sind NPN-Transistoren. Selbstverständlich ist das Verfahren auch bei entgegengesetzten Leitungstypen sowie anderen Schahungselementen mit Bereichen unterschiedlicher Leitfähigkeiten anwendbar.
Auf einem geeigneten N + -Halbleiter-Hilfssubstrat 10 mit einer Dotierungskonzentration von über 3xi018Atomen/ccm eines Dotierungsmittels^vorzugsweise Arsen oder Antimon, wird eine, Cphaktische N>-Halbleiterschicht 11 mit einer Dotierungskonzen* tration von unter 2 χ 1016 Atomen/ccm niedergeschlagen bei einer Temperatur zwischen 800 und 10000C und einem Druck von 0,1 Atü oder mehr. Der Niederschlag bei niedriger Temperatur ist erwünscht, um die
Selbstdotierung und die Ausdiffusion an der Schnittfläche zwischen Substrat und Epitaxieschicht möglichst klein zu halten. Die Schichtdicke liegt Vorzugsweise im Bereich zwischen 0,5 und 3 μπί, je nach den Anforderungen an die Schaltungselemente. In diesem Beispiel soll die Schicht eine Dicke von 2 μπί haben. Die epitaktische Halbleiterschicht kann z. B. nach der USA-Patentschrift Nr. 34 24 629 gebildet werden.
In Fig. IB wird dann eine Maskierungsschicht 12 in bekannter Technik, wie pyrolythischem Niederschlag oder Kathodenzerstäubung, aufgebracht. Die Maskierungsschicht ist aus dielektrischem Material, wie Aluminiumoxyd oder Siliciumnitrid, und kann z. B. gemäß dem in der deutschen Offenlegungsschrift 15 21 337 beschriebenen Verfahren erzeugt werden. Die Schicht hat eine Dicke von 100 nm. Anstelle einer Nitridschicht allein kann die Schicht 12 auch zusammengesetzt sein aus mit Siliciumnitrid überzogenem Siliciumdioxid. Eine solche Zusammensetzung kann günstig sein, um thermische Spannungen zwischen der Maskierungsschicht und der darunterliegenden Epitaxieschicht 11 zu reduzieren. Dazu erfolgt eine thermische Oxydation der Oberfläche der Halbleiterschicht 11 zu Siliciumoxid in einer Dicke zwischen 50 und 150 nm vor dem oben beschriebenen Niederschlag der Siliciumnitridschicht.
Entsprechend der Darstellung in F ig. IC werden als nächstes Bereiche 13 der Maskierungwhichi 12 weggeätzt. Ein geeignetes Ätzmittel für Siliciumnitrid ist heiße Phosphorsäure oder heißes Phosphorsalz. Wenn die oben beschriebene Zusammensetzung für die Schicht 12 benutzt wird, kann die darunterliegende Oxidschicht durch geeignete konventionelle Ätzung, beispielsweise mit gepufferter Flußsäure, entfernt werden. Als nächstes wird die Schicht 12 als Maske benützt und die Halbleiterschicht 11 teilweise in den Bereichen 13 mit einem für Silicium geeigneten Ätzmittel, wie Salpetersäure, Quecksilbernitrat und verdünnte Flußsäure, weggeätzt so daß Fugen 14 entstehen. Dieser Vorgang ergibt die in Fig. IC gezeigte Struktur. Es folgt eine Oxydation in einer Sauerstoffatmosphäre bei erhöhter Temperatur, etwa 970° C, mit oder ohne Wasserdampfzusatz, wobei im Bereich der Fugen 14 isolierende Zonen 15 aus Siliciumdioxid entstehen, die sich im wesentlichen von der Oberfläche 11 bis zur Schnittfläche 16 erstrecken. Dadurch werden die Zonen 15 im wesentlichen koplanar mit der Oberfläche der Halbleiterschicht 11. Im Oxydationsprozeß wird ein Teil der Schicht 11 verbraucht so daß die Zonen 15 abwärts bis zur Schnittfläche 16 verlaufen. Die Zonen 15 umgeben vollständig die Inseln 17 der verbleibenden Halbleiterschicht 11. Diese Art der Herstellung der Zonen 15 in F i g. ID ist beschrieben in der deutschen Offenlegungsschrift 22 18 892. Damit bei der Oxydation die entstehenden Zonen 15 auch die Schnittfläche 16 vor der Oberfläche der Epitaxieschicht 11 erreichen, müssen die Fugen 14 in F i g. IC bis auf etwa die halbe Dicke der Epitaxieschicht 11 geätzt werden. Da unbedingt sichergestellt werden muß, daß die Zonen 15 die Schnittfläche 16 erreichen, kann die Oxydation über die Schnittfläche 16 hinaus mehrere hundert Nanometer in das Substrat 10 hinein fortgesetzt werden.
Vergrabene Bereiche können in den isolierten Halbleiterinssln 17 ausgebildet werden, indem die Maskierungsschicht 12 teilweise entfernt und in die Oberfläche 18 der Halbleiterschicht 11 auf konventionelle Weise Dotierungsstoffe eingebracht werden. Der in Fig. IE gezeigte N+-Bereich 19 wird z.B. durch Diffusion durch die Oberfläche 18 gebildet und seitlich begrenzt durch die verbliebenen Teile der Maskierungsschicht 12 und die anliegende isolierende Zone 15. In demselben Diffusionsschritt wird der N+-Bereich 19/4 ausgebildet, dieser ist jedoch nur durch die umgebenden Zonen 15 abgegrenzt.
Dann wird eine dielektrische Schutz- oder Passivierungsschicht, gebildet, die die Oberfläche 18 vollständig
ίο bedeckt. Diese in Fig. IF gezeigte, als erste Isolationsschicht bezeichnete Schicht 31 hat eine Dicke zwischen 1 und 4 μπι und wird durch thermische Oxydation der Oberfläche 18 gebildet. Die Zonen 15 werden so ausgebildet daß sie sich so weit über die Oberfläche 1« erstrecken, wie die endgültige Dicke der ersten Isolationsschicht 31 reicht. Damit wird sichergestellt, daß die Schicht 31 im wesentlichen eben ist, weil die Oberfläche der Zonen 15 thermisch nicht weiter oxydiert werden kann.
Als nächstes wird, wie oben erwähnt, eine Siliciumschicht 20 bei niedriger Temperatur niedergeschlagen mit einer Dicke, die von der Gesamtfläche der Anordnung abhängt, und z.B. 200-250 μΐη beträgt. Dies° Schicht dient als Substrat der fertigen integrierten Halbleiteranordnung. Wegen der Zusammensetzung der Isolationsschicht 31 ist auch die epitaktische Schicht 20 a<!3 polykristallinem und nicht aus monokristallinem Silicium wie die Schicht 11. In betrachtetem Ausführungsbeispiel ist die Schicht 20 im wesentlichen nicht
3U dotiert. Um die Ausdiffusion möglichst klein zu halten, wird die polykristaliine Schicht 2tJ vorzugsweise bei einer Temperatur zwischen 600 und 900° C unter Verwendung einer das Silicium liefernden Silanquelle niedergeschlagen.
Mit dem oben erwähnten anodischen elektrochemischen Ätzverfahren wird das N + -Hilfssubstrat 10 weggeätzt, um die in Fig. IG gezeigte Anordnung zu erzeugen. Dazu können, wie in der oben erwähnten Veröffentlichung beschrieben, nachfolgend aufgeführte
•40 Ätzbedingungen angewandt werden: VAnodc Kathode = 10 Volt, der Elektrolyt ist eine 5%ige wäßrige Flußsäurelösung, die Bad temperatur beträgt 18° C, es herrscht völlige Dunkelheit, die Kathode ist Platingaze und parallel zu der Struktur in einem Abstand von etwa
5 cm angeordnet Durch die Ätzung wird das Hilfssubstrat 10 entfernt und die Schnittfläche 16 sauber freigelegt.
Nach Fig. IH wird als nächstes eine Maskierungsund Passivierungsschutzschicht 21 auf der Oberfläche 16 gebildet Da diese als zweite Isolationsschicht bezeichnete Schicht 21 ebenfalls durch thermische Oxydation gebildet wird, ist bei der Einbettung der isolierenden Zonen 15 der Oxydationsprozeß so zu führen, daß diese soweit in das Substrat 10 eindringen, wie die Schicht 21 nachher dick wird. Wenn, wie dies der Fall ist die zweite Isolationsschicht 21 durch thermisch Oxydation gebildet wird, wird die Oberfläche 16 nur in den Bereichen über den Halbleiterinssln 17 und nicht in den Bereichen über den Zonen 15 oxydiert In den oxydierten Bereichen wird das Siliciumdioxid daher so hoch, daß es mit den Siliciumdioxidbereichen der Zonen 15 eine im wesentlichen ebene Oberfläche bildet
Nach der Darstellung in den Fig. II, IJ und IK werden mit den Passivierungs- und Maskierungseigenschäften der zweiten Isolationsschicht 21 und nachträglich aufgebrachter äquivalenter Schichten die Schaltungselemente in der Siliciummsel 17 durch Einbringen von Dotierungsstoffen durch die Oberfläche 16, z.B.
mittels Diffusion, vervollständigt. In Fig. Il sind in der Isolationsschicht 21 Öffnungen 22 angeordnet, beispielsweise durch übliche Photoätztechniken mit Flußsäure. Durch diese Öffnungen werden Kollektor-ßüfchgarigszonen 23 durch Diffusion, z. B. eine Kapsel-Phosphordiffusion, gebildet. Die Öffnungen 22 werden so gelegt, daß d',5 Zonen 23 an isolierenden Zoneri 15 anliegen. AuErichtungsproblerrie werden sehr klein gehalten, wenn die Öffnungen 22, wie in F i g. 11 gezeigt, die Zonen 15 überlappen.
Nach der Darstellung in Fig. IJ werden die Öffnungen 22 als nächstes durch Reoxydation geschlossen und neue Öffnungen 24 in der isolationsschicht gebildet, durch die P-Bereiche 25 eindiffundiert Werden, die dann als Basiszonen der Transistoren dienen. Diese Basisdiffusion kann in geeigneter Weise im offenen oder geschlossenen Rohr herkömmlicher Art mit einem P-Dotierungsstoff, wie z. B. Bor, erfolgen. Die Basiszonen 25 Hegen ebenfalls wie die Zonen 23 an Siliciumdioxidzonen 15 an, so daß sich die oben beschriebenen Ausrichtungsvorteile ergeben.
Wie in Fig. IK dargestellt ist, wird nach der Basisdiffusion die Oberfläche 16 wieder oxydiert. In der gebildeten Isolationsschicht werden erneut Öffnungen freigelegt und N+-Emitterzonen 26 in konventioneller Technik eingebracht. Die Öffnungen 27, 28 und 29 in Fig. IK sind in der Isolationsschicht vorgesehen, um Basis-, Emitter- und Kollektorkontakte aufzunehmen. Bei der Bildung der Basis- und Kollektorkontakte 27 bzw. 29 wird wieder der oben erwähnte Ausrichtungs-Vorteil dadurch genutzt, daß die entsprechenden Öffnungen die Siliciumdioxidzonen 15 überlappen.
Die N+'Befeiche" 19 Und 19/4 bilden Subkollektor Und sind in Unterschiedlicher horizontaler Abmessung dargestellt, um die oben erwähnten Prozeßtechniken zu zeigen. Der Subkollektor 19 hat eine niedrigere
Kollektor-Basis-Kapazität als der Subkollektor 19A
Es ist noch darauf hinzuweisen, daß das tragende
Substrat 20 nicht aus polykristallinen! Silicium bestehen muß, sondern auch ganz aus dielektrischem Material gebildet werden kann. Beispielsweise kann in dem in Fig. IF gezeigten Schritt auf der Isolationsschicht 31 eine Schicht aus einem dielektrischen Material aufge-
(5 bracht werden. Diese Schicht 20 hat im wesentlichen dieselbe Dicke wie die polykristalline Siliciumschicht. Das für die Schicht 20 gewählte dielektrische Material sollte einen Wärme-Ausdehnungskoeffizienten haben, der dem des Siliciums hinreichend gleicht, so daß Spannungen während der thermischen Verarbeitung möglichst klein gehalten werden. Die Schicht 20 kann z. B. aus Siliciumdioxid oder Aluminiumoxid bestehen.
In einer weiteren Variation des gezeigten Ausführungsbeispiels kann eine einzige dielektrische Schicht anstelle der Schichten 20 und 31 verwendet werden. Wenn z. B. die erste Isolationsschicht 31 aus Siliciumdioxid besteht, kann sie bis zu einer Dicke von etwa 100—150 μπι aufgebaut werden und somit die Funktion der Schicht 20 als Substrat mit übernehmen.
Hierzu 2 Blatt Zeichnungen

Claims (7)

ι 2 isolierenden Oberfläche eines Substrats angeordneten, Patentansprüche: aktjve und passive Halbleiterschaltungselemente auf-
1. Verfahren zur Herstellung einer integrierten nehmenden Halbleiterinseln und diese wabenartig Halbleiteranordnung mit auf der isolierenden umschließenden isolierenden Zonen, bei dem eine Oberfläche eines Substrats angeordneten, aktive und 5 Halbleiterschicht niedriger auf ein Halbleiter-Hilfssubpassive Halbleiterschaltungselemente aufnehmen- strat hoher Dotierungskonzentration aufgebracht wird, den Halbleiterinseln und diese wabenartig umschlii:·- in die Halbleiterschicht diese nicht völlig durchdringenßenden isolierenden Zonen, bei dem eine Halbleiter- de, die zu bildenden isolierenden Zonen definierende schicht niedriger auf ein Halbleiter-Hilfssubstrat Fugen geätzt werden, im Bereich der Fugen durch hoher Dotierungskonzentration aufgebracht wird, in 10 thermische Oxydation die isolierenden Zonen gebildet die Halbleiterschicht diese nicht völlig durchdrin- werden, eine durchgehende, die isolierende Oberfläche gende, die zu bildenden isolierenden Zonen definie- des darüber aufzubringenden Substrats bildende erste rende Fugen geätzt werden, im Bereich der Fugen Isolationsschicht auf die eine Oberfläche der Halbleiterdurch thermische Oxydation die isolierenden Zonen schicht aufgebracht wird, danach das Halbleiter-Hilfsgebildet werden, eine durchgehende, die isolierende 15 substrat entfernt wird und in den so erhaltenen Oberfläche des darüber aufzubringenden Substrate dielektrisch isolierten Halbleiterinseln die Schaltungsbildende erste Isolationsschicht auf die eine Oberfliii- elemente ausgebildet werden.
ehe der Halbleiterschicht aufgebracht wird, danach Die meisten integrierten Schaltungen werden heute in das Halbleiter-Hilfssubstrat entfernt wird und in den monolithischer Form gebaut Eine solche Anordnung so erhaltenen dielektrisch isolierten Halbleiterinsdn 20 enthält eine große Anzahl aktiver und passiver die Schaltungselemente ausgebildet werden, da,- Schaltungselemente in einem monolithischen Halbdur c h gekennzeichnet, daß die isolierenden !eiterkörper. Elektrische Verbindungen zwischen akti-Zonen (15) im Bereich der Fugen (14) durch ven und passiven Schaltungselementen werden auf einer Steuerung des Oxydationsprozesses so weit über die Oberfläche dieses Halbleiterkörpers hergestellt Bisher eine Oberfläche (18) der Halbleiterschicht und/oder 25 erfolgte die gegenseitige Isolation der Schaltungseleso weit in das Halbleiter-Hilfssubstrat (10) ausge- mente oder Schaltungen im Halbleiterkörper in weitaus dehnt werden, daß sie mit der anschließend durch den meisten Fällen durch PN-Übergänge Diese Art der thermische Oxydation aufzubringenden ersten Isoln- Isolation wird auch in integrierten Schaltungen mit tionsschicht (31) und mit einer ebenfalls durch FETs verwendet. Anordnungen mit Isolation durch thermische Oxydation auf die durch Entfernung des 30 PN-Übergänge sind z. B. in den USA-Patentschriften Halbleiter-Hilfssubstrats (10) freigelegte andere 33 19 311, 34 51 866. 35 08 209 und 35 39 876 beschne-Oberfläche (Ip) der Halbleiterschicht (11) aufzubrin- ben.
genden zweiten Isolationsschicht (21) jeweils eine PN-Ubergänge wurden jahrelang in integrierten
ebene Fläche bilden. Schaltungen als ausgezeichnete elektrische Isolation
2. Verfahren nach Ansp'uch 1, gekennzeichnet 35 verwendet Bei der jetzigen Entwicklung integrierter durch die Verwendung eines 1 lalbleiter-Hilfssub- Schaltungen steigt aber der Bedarf an schnellen strats (10) mit einer Dotierungskonzentration von Schaltungen laufend an, wobei die von PN-Isolationshöher als 3 χ 1018 Atomen/ccm und Aufbringen einer übergängen gebildeten parasitären Kapazitäten wie Halbleiterschicht (11) mit einer Dotierungskonzev seit langem bekannt, die Schaltgeschwindigkeit der tration von geringer als 2 χ 1016 Atomen/ccm. 40 Schaltungen begrenzen. Anßerdtii erfordern die
3. Verfahren nach Anspruch 1 oder 2, gekenn- Isolationsübergänge einen relativ großen Raum /wizeichnet durch die Verwendung eines N-leitenden sehen den Schaltungselementen, so daß sich nur eine Siüciumsubstrats als Hilfssubstrat (10). niedrige Packungsdichte erzielen läßt. Immer größere
4. Verfahren nach einem oder mehreren der Dichten werden aber bei der Großraumintegration Ansprüche 1 bis 3. gekennzeichnet durch Nieder- 45 gefordert. Die Isolationsübergänge neigen auch dazu, schlagen einer das Substrat (20) bildenden polykn- störende parasitäre Transistoreffekte zwischen einem stallinen Siliciumschicht auf der ersten Isolation!!- isolierten Bereich und den angrenzenden Bereichen schicht (31). entstehen zu lassen. Demzufolge stieg in den letzten
5. Verfahren nach Anspruch 4. gekennzeichnet Jahren das Interesse an integrierten Schaltungen mit durch epitaktisches Aufbringen der Halbleiter- 50 dielektrischer Isolation anstelle der Isolation durch schicht (11) sowie der das Substrat (20) bildenden PN-Übergänge.
polykristallinen Siliciumschicht. Eine dielektrische Isolation wurde in integrierten
6 Verfahren nach einem oder mehreren der Schaltungen schon dadurch erreicht, daß man Trennfu-
Ansprüche I bis 5, gekennzeichnet durch Einbringen gen an den Stellen in den Halbleiterkörper ätzte, an
von Dotierungsstoffen wenigstens in Teile der 55 denen Isolationszonen vorgesehen waren. Auf der von
Halbleiterinseln (19, 19/A^ vor dem Aufbringen dtT Fugen durchzogenen Oberfläche wurde ein neues
ersten Isolationsschicht (31). Substrat in Form einer dünnen dielektrischen Schicht
7. Verfahren nach Anspruch 6. gekennzeichnet und einer dickeren Schicht aus z. B. polykristallinen!
durch die Verwendung von Masken zur Einbringung Silicium niedergeschlagen. Dann wurde das ursprüngli-
der Dotierungsstoffe, wobei die Masken die 60 ehe Hilfssubstrat des Halbleiterkörpers mechanisch
isolierenden Zonen (15). derart teilweise überdeli- abgeschliffen oder chemisch geätzt, bis die Bodenteile
ken, daß dotierte Zonen (19, 23, 25) entstehen, diie der vorher geätzten Fugen erreicht waren* Dadurch
unmittelbar an die isolierenden Zonen angrenzen. entsteht eine Struktur, in der mehrere Inseln Von
Halbleitermaterial von der dielektrischen Schicht
' "°— 65 wabenartig umgeben auf dem polykristallinen Silicium-
substrat gelagert und voneinander durch isolierte
Die Erfindung betrifft ein Verfahren zur Herstellung Erhebungen oder Wülste des polykristallinen Substrats
einer integrierten Halbleiteranordnung mit auf dar getrennt sind. Derartige Anordnungen sind z. Bi. in den
DE2410786A 1973-03-12 1974-03-07 Verfahren zur Herstellung einer integrierten Halbleiteranordnung Expired DE2410786C3 (de)

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