DE2054535B2 - Verfahren zur Herstellung von Feldeffekt-Halbleiteranordnungen in einem Halbleiterplättchen - Google Patents

Verfahren zur Herstellung von Feldeffekt-Halbleiteranordnungen in einem Halbleiterplättchen

Info

Publication number
DE2054535B2
DE2054535B2 DE2054535A DE2054535A DE2054535B2 DE 2054535 B2 DE2054535 B2 DE 2054535B2 DE 2054535 A DE2054535 A DE 2054535A DE 2054535 A DE2054535 A DE 2054535A DE 2054535 B2 DE2054535 B2 DE 2054535B2
Authority
DE
Germany
Prior art keywords
gate
mask layer
semiconductor
nitride
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE2054535A
Other languages
English (en)
Other versions
DE2054535A1 (de
Inventor
Ronald Eugene Placentia Calif. Harris (V.St.A.)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Boeing North American Inc
Original Assignee
Rockwell International Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rockwell International Corp filed Critical Rockwell International Corp
Publication of DE2054535A1 publication Critical patent/DE2054535A1/de
Publication of DE2054535B2 publication Critical patent/DE2054535B2/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/043—Dual dielectric
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/051—Etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/053—Field effect transistors fets
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/085—Isolated-integrated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/114—Nitrides of silicon
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/117—Oxidation, selective
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/15—Silicon on sapphire SOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Weting (AREA)
  • Local Oxidation Of Silicon (AREA)

Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung von Feldeffekt-Halbleiteranordnungen in einem Halbleiterplättchen, bei dem auf ausgewählten Teilen eines Substrats eine erste Nitridmaskenschicht aufgebracht wird, bei dem die Teile des Halbleiterplättchens, welche nicht von der Nitridmaskenschicht bedeckt sind, oxidiert werden, um aus den von der ersten Nitridmaskenschicht geschützten Bereichen seitlich isolierte Halbleiterinseln in dem Halbleiterplättchen auszubilden, bei dem in freigelegten Teilen der isolierten Halbleiterinseln teilweise mit einer Oxidschicht bedeckte Source- und Drain-Bereiche ausgebildet werden, und bei dem auf Gate-Oxiden, die über den Gate-Bereichen des Halbleiterplättchens liegen, Gate-Kontakte und über den freigelegten Kontaktregionen der Source- und Drain-Bereiche Source- und Drain-Kontakte aufgebracht werden. Ein derartiges Verfahren ist beispielsweise durch die Zeitschrift Planar News, Band 5. 1969.
Nr. 13, Seiten 1 und 2 bekannt geworden.
Durch das Technical Disclosure Bulletin, Vol. 11,1969, Nr. 12, Seiten 1690 und 1691 ist ein Verfahren zur Herstellung von Halbleiteranordnungen in einem Halbleiterplättchen bekannt, bei dem mit einer Nitridmaske ein mehrere getrennte Halbleiterbereiche definierender Oxidfilm abgedeckt wird, worauf in den vom Oxidfilm freien und nicht abgedeckten Bereichen des Halbleiterplättchens eine Oxidschicht gebildet wird.
ίο Aus der Zeitschrift Planar News, Band 5,1969, Nr. 13, Seiten 1 und 2 ist es über den Oberbegriff des Anspruchs 1 hinaus bekannt, daß dem Schritt des Ausbildens der ersten Nitridmaskenschicht ein Schritt folgt, bei welchem die Teile des Halbleiterplättchens, welche nicht von der Nitridmaskenschicht abgedeckt sind, bis zu einer Tiefe entfernt werden, welche geringer ist als die Tiefe des Halbleiterplättchens.
Aus der US-PS 32 96 040 ist die Verwendung einer Siliciumoxidmaske zur Ablagerung einer Schicht von 1 bis 3 Mikron Stärke angegeben.
Die US-PS 33 12 879 zeigt die Herstellung einer Hableiteranordnung unter Verwendung eines Siliciumnitridüberzuges als Isoliermaterial. Das Originalplättchen wird oxidiert, geätzt und dann mit Siliciumnitrid überzogen.
Die US-PS 34 19 761 zeigt ein Verfahren zur Verwendung von Siliciumnitrid bei der Herstellung eines Feldeffekttransistors mit isoliertem Gate.
In der US-PS 34 22 321 ist die Verwendung von mit
in Sauerstoff behandeltem Siliciumnitrid als Gateisolierschicht gezeigt.
Die genannten US-Patentschriften zeigen Halbleiteranordnungen und Verfahren zu ihrer Herstellung unter Verwendung von Nitridschichten und Oxidfilmen, aber
J5 keine Feldeffekt-Halbleiteranordnungen, die nach einem Verfahren unter Verwendung einer Nitridschicht zum Abdecken der thermischen Oxidation des Feldes hergestellt wurden und in denen die Nitridschicht als Ätzmaske für einen darunter liegenden Oxidfilm dient.
■to Außerdem zeigen sie nicht die Anwendung der Nitridschicht und der Oxidfilme zur Herstellung isolierter Inseln in einem Halbleiterplättchen.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der eingangs beschriebenen Art zu schaffen, bei welchem eine Verunreinigung des Gate-Oxides und des darunter befindlichen Halbleitermaterials während der Herstellung der Feldeffekt-Halbleiteranordnung sicher vermieden wird.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß zu Beginn des Verfahrens direkt auf wenigstens einem Teil der Oberfläche des Halbleiterplättchens ein Gate-Oxidfilm ausgebildet wird, auf dem anschließend die erste Nitridmaskenschicht angeordnet wird, daß nach der Herstellung der seitlich isolierten Halbleiterinseln die Nitridmaskenschicht außer an denjenigen Teilen des Gate-Oxidfilms, welcher als die Gate-Oxide der fertigen Feldeffektanordnungen dienen sollen, entfernt und anschließend die freigelegten Teile des Gate-Oxidfilms entfernt werden und daß vor der
bo Bildung der über den Source- und Drain-Bereichen liegenden Oxidschichten auf den freigelegten Kontaktregionen der Source- und Drain-Bereiche eine zweite Nitridmaskenschicht ausgebildet und nach der Bildung dieser Oxidschicht zum Aufbringen der Source- und Drain-Kontakte wieder entfernt wird.
Eine Weiterbildung des erfindungsgemäßen Verfahrens besteht darin, daß dem Schritt des Ausbildens der ersten Nitridmaskenschicht ein Schritt folgt, bei
welchem die Teile des Halbleiterplättchens, weiche nicht von der Nitridmaskenschicht abgedeckt sind, bis zu einer Tiefe entfernt werden, weiche geringer ist als die Tiefe des Halbleiterplättchens.
Die mit der Erfindung erzielten Vorteile bestehen insbesondere darin, daß der Gate-Oxidfilm die als erstes ausgebildete Oxidschicht ist und sofort von einer Nitridmaskenschicht abgedeckt wird. Dies bringt die Gefahr der Verunreinigungen des Gate-Oxides und des darunter befindlichen Halbleitermaterials während der folgenden Verfahrensschritte auf ein Minimum. Dieser Vorteil bleibt während des gesamten Herstellungsvorgangs der Feldeffekt-Halbleiteranordnung erhalten, da das Gate-Oxid, ruf welchem der Gate-Kontakt ausgebildet werden soll, so lange abgedeckt bleibt, bis die Nitridmaskenschicht unmittelbar vor dem Ablagern des Gate-Kontaktes entfernt wird.
Da die Kontakte auf die Inselfläche und auf die relativ dünnen Gate-Oxidfilme abgelagert wenden ist die Feldeffektanordnung im wesentlichen planar. Die Oberseite jeder Insel ist praktisch frei von größeren Stufen oder Schwankungen in der Scärke der Isolierfilme. Außerdem lassen sich infolge der Isolation zwischen den Inseln mehr Anordnungen im Plättchen herstellen. Die seitliche Diffusion wird um die Isolierschicht um jede Insel begrenzt.
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. In der Zeichnung zeigt
Fig. 1 eine Draufsicht auf ein Halbleiterplättchen mit den Oxidfilmen und einer sandwichartigen Nitridscliicht zum Abdecken der Oberfläche des Halbleiterplättchens,
Fig. la einen Querschnitt längs den Linien Ia-Ia in Fig. 1,
Fig.2 eine Seitenansicht des Halbleiterplättchens, nachdem die nichtabgedeckten Bereiche zur Bildung der Halbleiterinseln entfernt wurden,
Fig.3 eine Seitenansicht des Halbleiterplättchens, nachdem zur Verbesserung der seitlichen Isolation zwischen benachbarten Inseln ein Oxidfilm in den zwischenliegenden Bereichen gebildet wurde,
F i g. 4 eine Draufsicht auf das Halbleiterplättchen zur Darstellung einer Nitridschicht und einer darunterliegenden Oxidschicht zur Definierung der Gate-Kontaktregion einer Feldeffektanordnung,
Fig.4a eine seitliche Schnittansicht, geschnitten längs den Linien 4a-4a in F i g. 4,
F i g. 5 eine Draufsicht auf das Halbleiterplättchen mit einer Nitridschicht, die von einem Oxidfilm zur Definierung der Kontaktregionen der Feldeffektanordnung abgedeckt ist,
F i g. 5a eine seitliche Schnittansicht geschnitten längs den Linien 5a-5a in F i g. 5,
Fig.6 eine seitliche Ansicht des Plättchens mit den durch die Gateregion getrennten diffundierten Regionen,
F i g. 7 eine Seitenansicht des Halbleiterplättchens mit den durch eine Gateregion getrennten P-Regionen, nachdem die abgedeckten Nitridschichten zum Freilegen der Oberfläche im Gateisolierfilm entfernt wurden,
F i g. 8 eine Draufsicht auf das Halbleiterplättchen mit den Metallkontakten über den Regionen der Feldeffektanordnung,
F i g. 8a einen Querschnitt längs den Linien 8a-8a in F ig. 8,
Fig. 8b einen Querschnitt längs den Linien 8b-8b in Fi g. 8 und
F i g. 8c einen Querschnitt längs den Linien 8c-8c in Fig. 8.
Zur Erläuterung eines bevorzugten Ausführungsbeispiels dient ein N-Siliziumplättchen. Das Verfahren ist aber ebenso geeignet für andere N- und P-HaIbIeUe--materialien, die dem Silicium äquivalent sind. Das Verfahren eignet sich sowohl zur Herstellung von P- als auch von N-Feldeffektanordnungen und von Kombinationen von N- und P-Feldeffektanordnungen. Für die Beschreibung sind Silicium- und Siliciumoxidfilme (SiOj)
ίο als Oxidfilme angenommen. Bei dein bevorzugten Ausführungsbeispiel dienen als Nitridschichten Siliciumnitridschichten (Si3N4), es kann aber auch mit Aluminiumoxid (AI2O3) gearbeitet werden.
In Stufe 1 des Verfahrens wird ein Siliciumhalbleiterplättchen zum Entfernen beschädigter Oberflächenbereiehe chemisch geätzt und darauf mechanisch poliert. Anschließend wird es gereinigt, beispielsweise in einer aufgerührten Lösung mit Trichloräthylen, Isopropylalkohol, Wasser und Fluorwasserstoffsäure.
Das Halbleiterplättchen wird beispielsweise auf eine Stärke von 0,1 Mikron oxidiert. Der Siliciumdioxidfilm kann dadurch hergestellt werden, daß man das Siliciumplättchen Sauerstoff- und Stickstoffströmen in einem Ofen bei Temperaturen über 10000C aussetzt. Bei Stufe 2 wird das Plättchen beispielsweise in eine induktiv beheizte Spule eingesetzt und eine Nitridschicht auf dem Siliciumdioxidfilm niedergeschlagen. Die Nitridschicht kann man herstellen, indem man Stickstoffgas durch Siliciumtetrachlorid (SiCU) perlen
j« läßt. Die Siliciumnitridschicht kann gegenüber dem Dioxidfilm eine Stärke von 0,2 Mikron besitzen. Die Nitridschicht bildet während der Feldoxidation eine Oxidationsmaske für den Sauerstoffilm.
Auf der Nitridschicht wird ein zweiter Siliciumdioxidfilm niedergeschlagen oder die Siliciumschicht wird oxidiert zur Bildung des Oxidfilmes zur Abdeckung der Nitridschicht. Der äußere Film, der ebenfalls eine Stärke von etwa 0,1 Mikron besitzen kann, bildet eine Ätzmaske oder -abdeckung für das Siliciumnitrid während der nachfolgenden Verfahrensschritte.
Der äußere Siliciumdioxidfilm wird abgedeckt und der nicht abgedeckte Film durch ein Ätzmittel wie etwa Ammoniumfluorid und verdünnte HF. Das freiliegende Nitrid wird zum Freilegen des inneren Filmes beispielsweise mit Phosphorsäure (H3PO4) geätzt, wobei letzterer Film ebenfalls mit Ammoniumfluorid und verdünnte HFgeätzt wird. Die Fig. 1 und la zeigen das Plättchen nach dem Schritt 2.
Fig. 1 zeigt eine Draufsicht auf einen Teil des Siliciumplättchens mit dem Siliciumdioxidfilm 20 und der freigelegten Oberfläche 21 des Siliciumplättchens. Fig. la zeigt die relative Lage des Siliciumdioxidfilmes 20, die erste Nitridmaskenschicht 22 und des inneren Siliciumdioxidfilmes oder Gate-Oxidfilmes 23', der unter
•n der ersten Silicium-Nitridmaskenschicht 22 liegt. Die Zuordnung zwischen der freigelegten Oberfläche 21 und dem abgedeckten Halbleiterplättchen 24 ist ebenfalls detailliert gezeigt.
Bei Schritt 3 wird die freigelegte Oberfläche 21
w) geätzt, beispielsweise durch eine Lösung mit Essigsäure, Salpetersäure und Fluorwasserstoffsäure, bis etwa auf eine Tiefe von 1 Mikron zur Bildung von !nseln in der Oberfläche des Siliciumplättchens. Das Halbleiterplättchen wird bis auf etwa die halbe Tiefe der gewünschten Feldoxidstärke gemäß F i g. 2 geätzt. Während des Ätzschrittes wurde der äußere Siliciumdioxidfilm 20 (vgl. Fig. la) abgetragen, so daß die erste Nitridmaskenschicht 22 als Maske oder Abdeckung für den
inneren Gate-Dioxidfilm 23' zurückbleibt.
F i g. 2 zeigt einen Querschnitt längs den Linien Ia-Ia in F i g. 1 mit der Insel 25 aus N-Siliciumhalbleitermaterial 24, in Fig. la abgedeckt dargestellt. Es kann eine Vielzahl von Inseln gleichzeitig hergestellt werden.
In Schritt 4 wird eine Siliciumdioxidschicht in den geätzten Feldbereichen um die Siliciuminseln thermisch gezogen. Die Siliciumnitridschicht dient als Oxidationsmaske während Schritt 4, um zu verhindern, daß der innere Gate-Dioxidfilm 23' in seiner Stärke zunimmt, wenn die Oxidschicht in den geätzten Bereichen gebildet wird. Bei der Bildung der Oxidschicht wird Siliciummaterial verwendet, so daß die Höhe der Inseln beispielsweise von 2 Mikron gegenüber der Tiefe der Siliciumbereiche um die Inseln erhöht wird. Das Feidoxid wird auf eine Höhe mit der Oberseite der insel gezogen. Man erkennt, daß die Inseln durch Ätzen eines relativ dünnen Oxidfilmes (0,1 Mikron) definiert sind.
Fig. 3 zeigt einen Querschnitt ebenfalls entlang den Linien Ia-Ia in Fi g. 1. Die Siliciumdioxidschicht 26 liegt auf einer Höhe mit der Oberseite der Insel 25. Während die Feldoxidschicht 26 thermisch gezogen wird, wird auch ein äußerer SiO2-Film 28 gebildet. Die Höhe der Insel 25 beträgt etwa die doppelte Höhe der Inseln in F i g. 2.
Anstatt das Siliciumplättchen zu ätzen und dann in der Feldregion um die Inseln eine Oxidschicht thermisch zu ziehen, kann auch die erste Nitridmaskenschicht 22 zum Abdecken des Gate-Oxidfilmes 23' verwendet werden, während das freiliegende Siliciumplättchen zum Bilden der Siliciumdioxidschicht 26 oxidiert wird. Das bedeutet, daß der Ätzschritt entfallen kann, indem man das Siliciumplättchen auf die erforderliche Tiefe oxidiert, wie in F i g. 3 gezeigt.
Bei Schritt 5 wird der äußere SiOi-FiIm 28 teilweise abgedeckt und der nicht abgedeckte SiOrFiIm zum Freilegen der ersten Nitridmaskenschicht 22 abgeätzt. Die freigelegte Nitridmaskenschicht wird dann auf den inneren Gate-Oxidfilm 23' abgeätzt. Darauf werden der Gate-Oxidfilm 23' und der äußere SiO2-FiIm 28, vorher zum Abdecken der ersten Nitridmaskenschicht 22 dienend, geätzt. Die nicht geätzte erste Nitridmaskenschicht und der Gate-Oxidfilm 23' bilden eine Maske für eine Gateregion einer Feldeffektanordnung.
Bei Schritt 6 des Verfahrens wird Bor auf der freigelegten Oberfläche jeder Insel abgeschieden. Bor ist ein p--Material zur Bildung von Bereichen unterschiedlicher Leitfähigkeit in der N-Siliciuminsel.
Die Fig.4 und 4a zeigen einen Teil des Halbleiterplättchens nach Schritt 6. F i g. 5 zeigt die Gateabdekkung 29 der Insel 25. Die Siliciumdioxidschicht 26 umgibt die Insel 25.
Fig.4a ist eine Seitenansicht der Insel 25, die längs den Linien A-A geschnitten ist und die Oxidschicht 26 um die Insel 25 zeigt. Eine Borschicht 30 ist auf die Oberfläche der Insel um die Gateabdeckung 29 abgelagert, die die Nitridmaskenschicht 22 und das Gate-Oxid 23 umfaßt.
Der äußere SiO2-Film 28 deckt die Nitridmaskenschicht 22 über der Gateregion ab, während die nicht abgedeckte Nitridmaskenschicht bis auf den Gate-Oxidfilm 23' geätzt wird. Die Nitridmaskenschicht 22 deckte dann den Gate-Oxidfilm 23' ab. während der freigelegte Gate-Oxidfilm zur Freüegung der Oberfläche der insel 25 abgeätzt wurde.
In Schritt 7 wird die Oberseite der Inseln abgedeckt und Siliciumnitrid an den Stellen abgelagert, die die Kontakte der herzustellenden Feldeffektanordnungen definieren. Darauf wird auf den abgeschiedener Nilridschichten ein Siliuiumdioxidfilm gebildet.
Fig. 5 stellt die Oberseite eines Teiles des Silicium plättchens dar mit der Insel 25 und den abgelagerter Kontaktmasken 31 und 32, die je einen äußeren Film au; Siliciumdioxid und eine innere Schicht aus Siliciumnitric umfassen. Die Gateabdeckung 29 liegt zwischen dei anderen Kontaktabdeckung. Die Gateabdeckung umfaßt eine äußere Schicht aus Siliciumnitrid und einer
ίο inneren Siliciumdioxidfilm.
Fig. 5a (geschnitten längs der Linie 5a-5a in Fig. zeigt die Zuordnung der Kontaktmasken deutlicher. Die Gateabdeckung 29 liegt zwischen den Kontaktmasker 31 und 32 auf der Insel 25. Die Insel wird von einei Siliciumdioxidschicht 26 umgeben, die die elektrische isolation zwischen den insein des Haibieiierpiättchen! verbessert.
Wie oben erwähnt, umfaßt die Gateabdeckung 29 die erste Nitridmaskenschicht 22 und das Gateoxid 23. Die Reihenfolge ist bei den Kontaktmasken umgekehrt. Di< zweite Nitridmaskenschicht 33 für die Kontaktmaske 31 wird auf dem abgelagerten Bor 30 und der Siliciumdi oxidfilm 36 auf der zweiten Nitridmaskenschicht 32 gebildet. Die Kontaktmaske 32 besitzt auf dei abgelagerten Borschicht eine zweite Nitridmasken schicht, auf der ein Siliciumdioxidfilm gebildet wird. Dei Siliciumdioxidfilm kann durch Oxidieren des Siliciumni trids oder durch Ablagern des SiO2-Filmes auf derr Siliciumnitrid hergestellt werden.
Beim Verfahrensschritt 8 wird das Siliciumplättcher zum Eindiffundieren des abgelagerten Bors in da; Halbleitermaterial der Insel in einen Ofen gebracht. Da: vorher in Schritt 6 abgelagerte Bor diffundiert in da; Halbleitermaterial der Insel ein.
F i g. 6 zeigt einen Querschnitt der Insel 25 mit der durch Eindiffundieren von Bor in das N-Ieitendc Silicium hergestellten Source- und Drain-Bereichen 37 und 38. Die diffundierten Source- und Drain-Bereiche besitzen eine p + -Konzentration. Fig. 6 zeigt ebenfall; das Abstoppen der p-Regionen durch seitliche Diffusion. Das Bor diffundiert seitlich lediglich nach der Siiiciumdioxidschicht 26 um die Insel.
Die Gateabdeckung 29 liegt symmetrisch über der Gateregion 39. Die seitliche Diffusion des Bors in die Insel ist gleichförmig, so daß die Gateabdeckung 29 über der Gateregion 39 symmetrisch ausgerichtet ist.
Während des Difl'usionsprozesses werden Oxidschichten 40 und 41 auf den freiliegenden Abschnitten der Insel 25 gebildet. Außerdem entsteht ein Siliciumdioxidfilm 42 über der ersten Nitridmaskenschicht 22 der Gateabdeckung. Die Siliciumdioxidschichten 36 der Kontaktmasken 31 und 32 können ebenfalls in ihrer Stärke etwas zunehmen.
Während des Verfahrensschrittes 9 werden die äußeren Siliciumdioxidfilme beispielsweise durch ein Fluorwasserstoffätzmittel entfernt. Nach der Entfernung des Siüciumdioxids werden die Siliciumnitridschichten freigelegt, die die verschiedenen Kontaktregionen der Feldeffektanordnungen definieren. Die Siliciumnitridschichten werden dann geätzt, beispielsweise durch Phosphorsäure (H3PO4 - H2O). Die Nitridätzung exponiert die Inseloberfläche und das Gate-Oxid 23 für das Aufbringen der Metallkontakte.
Fig. 7 ist ein Querschnitt der Insel nach dem Entfernen der Siliciumnitridschichten. Die Kontaktregionen 43 und 44 werden für die direkt auf die Source- und Drain-Bereiche 37 und 38 aufzubringenden Metallkontiiktc freigelegt. Es wird darauf hingewiesen,
daß die Nitridschichten nicht bis zu einer bestimmten Stärke geätzt werden mußten. Die Schichten wurden ebenso wie andere geätzte Schichten vollständig geätzt.
Das Gate-Oxid 23 der Gateisolierschicht wurde durch die erste Nitridmaskenschicht 22 abgedeckt, die von dem Phosphorsäureätzmittel entfernt wurde. Die Oxidschichten 40 und 41 bleiben in ihrer Lage auf der Insel. In Schritt 9 wird Metall auf der Plättchenoberfläche abgelagert, beispielsweise durch Elektronenstrahlverdampfung. Als Metall können Aluminium oder andere geeignete Metalle dienen. Nach dem Ablagern des Metalls auf der Plättchenoberfläche wird eine Fotowiderstandsmaske aufgebracht, die die Kontaktbereiche und die mit den Kontakten verbundenen Leiter definiert. Die nicht abgedeckten Metallschichten werden dann geätzt und der Fotowiderstand entfernt. Die weitere Verarbeitung des Plättchens bis zur Fertigstellung der Feldeffektanordnungen erfolgt nach bekannten Verfahren.
Die Draufsicht auf das Halbleiterplättchen nach F i g. 8 zeigt die Insel 25, umgeben von der Siliciumdioxidschicht 26. Die Kontakte 45, 46 und 47 für die verschiedenen Bereiche der Feldeffektanordnung sind ebenfalls gezeigt. Die Leiter 48,49 und 50 sind mit den Kontakten verbunden.
F i g. 8a (Schnitt längs der Linie 8a-8a in F i g. 8) zeigt den Kontakt 45 auf dem Source-Bereich 37 und den Kontakt 47 auf dem Drain-Bereich 38. Der Gatekontakt 46 ist auf dem über der Gateregion 39 abgeschiedenen, das Gate isolierenden Gate-Oxid 23 gezeigt. Die Oberseite der Anordnung ist gemäß Fig.8a praktisch eben (planar). Sie ist also frei von relativ großen Oxidstufen. Die einzige Abweichung von einer Planarfläche besteht in dem relativ geringen Höhenunterschied des Gatekontaktes gegenüber den Source- und Drain-Kontakten.
F i g. 8b (Schnitt längs der Linie 8b-8b in F i g. 8) zeigt die Insel 25. Der Gatekontakt 46 und der Leiter 49 befinden sich in ihrer Lage auf der Gateregion 39. Die die Insel umschließende Siliciumdioxidschicht 26 ist ebenfalls gezeigt.
F i g. 8c ist ein Querschnitt der Insel 25 längs der Linie 8c-8c in Fig.8. Die von der Oxidschicht 41 bedeckte p+-Region 48 ist von der Siliciumdioxidschicht 26 umschlossen.
Wie das beschriebene Verfahren zeigt, sind nur vier Fotoätzschritte erforderlich. Es werden zwar dicke Oxidschichten über den Bereichen zwischen den Inseln und über den Source- und Drain-Bereichen gezogen, doch sind bei dem Verfahren nur dünne Siliciumoxidschichten zu ätzen.
Läßt man den Gate-Oxidfilm 23' während des Verfahrens in seiner Lage, so ist die Gateregion automatisch unter dem Gatekontakt 46 ausgerichtet In gewissen Fällen ist es möglich, daß der Gatekontakt gegenüber der Gateregion nicht ausgerichtet ist Der Gatekontakt kann dann nicht die erforderliche Steuerung bewirken.
Da sich die Siliciumdioxidschicht 26 zwischen den Inseln erstreckt, ist die Kapazität des Source- und Drain-Bereichs herabgesetzt Die Verwendung einer sich selbst ausrichtenden Maske für das Gate und die Verwendung der Inselstruktur zur Verringerung der Kapazität des Source- und Drain-Bereichs ermöglicht eine schnellere Entwicklung und Fabrikation der Schaltungen. Durch das Abstoppen der Ausbreitung der seitlichen Diffusion, durch die Erzeugung einer ebenen Oberfläche und durch das Ätzen lediglich dünner Oxidfilme wird eine höhere Schaltungsdichte in Halbleilerplättchen erreicht.
Ausführungsbeispiel
Ein N-Ieitendes, monokristallines Siliciumplättchen mit sauberer und von Beschädigungen freier Oberfläche wurde in einem Widerstandsofen während 60 Minuten auf etwa 1100°C erhitzt. Durch Leitung eines Sauerstoffstromes über das Plättchen wurde ein Siliciumdioxidfilm mit einer Stärke von 0,14 Mikron erzeugt. Durch Reaktion von Ammoniak mit Silan (HH3 · SiH4) wurde auf dem Plättchen eine Siliciumnitridschicht von etwa 100 μίτι auf dem Siliciumdioxidfilm abgeschieden. Das Plättchen wurde während 3,5 Minuten in einer Wasserstoffatmosphäre auf etwa 900° C erhitzt.
Ein zweiter Siliciumdioxidfilm wurde dadurch abgeschieden, indem das Plättchen während 5 Minuten auf etwa 300°C erhitzt und Silan und Sauerstoff (O2 · SiH4) über das Plättchen geleitet wurden. Der Siliciumdioxidfilm hatte eine Stärke von etwa 500 μιτι.
Beim nächsten Verfahrensschritt wurde der äußere Siliciumdioxidfilm abgedeckt und der nicht abgedeckte Film unter Verwendung von Ammoniumfluorid (NH4F · HF) weggeätzt. Die Siliciumnitridschicht wurde dann durch kochende Phosphorsäure bei einer Temperatur von etwa 175° C geätzt. Der Siliciumdioxidfilm auf der Oberfläche des Plättchens wurde zur Freilegung der Oberfläche des Siliciumplättchens ebenfalls geätzt.
Im nächsten Verfahrensschritt wurde das Feld oder der Bereich um die abgedeckten Regionen unter Verwendung eines Ätzmittels aus
5 HNO3 · 5 HA1. · 5 H3PO4 ■ HF
bis auf eine Stärke von etwa 1 Mikron geätzt. Durch Ätzen des Feldbereiches in der Plättchenoberfläche wurden Siliciuminseln gebildet
Der Feldbereich um die Siliciuminseln wurde dann unter Verwendung von Dampf bis zu einer Tiefe von
W etwa 1,7 Mikron oxidiert. Während des Oxidationsschrittes wurde das Plättchen während 3,5 Stunden auf eine Temperatur von etwa 1200° C gehalten.
Auf die Siliciumdioxid-Anitridschichten auf den Halbleiterinseln wurde dann eine Gatemaske aufge-
« bracht und der nicht abgedeckte Teil zum Freilegen der Regionen der lnseloberflächen geätzt Auf den freigelegten Oberflächen wurde dann Bor abgeschieden, wobei das Plättchen während 20 Minuten auf etwa 1000° C gehalten wurde. Zur Erzielung der gewünschten Borablagerungsumgebung wurde Argon durch Bortribromid geleitet und zum Sauerstoff im Stickstoff hinzugefügt
Zur Abgrenzung der Metallkontaktregionen wurde Siliciumnitrid auf bestimmten Bereichen der Region abgeschieden. Über den Nitridschichten wurde dann eine Siliciumdioxidschicht gebildet
Das zuvor abgeschiedene Bor wurde in die Inseln eindiffundiert unter Verwendung von Dampf, so daß P-Regionen unter den Metallkontaktmasken entstan-
«> den. Während des Eindiffundierens wurde das Plättchen für etwa 90 Minuten auf einer Temperatur von 1050°C gehalten. Dadurch wurde auf der Inseloberfläche zwischen den Kontaktmasken eine Siliciumdioxidschicht von etwa 0,8 Mikron gebildet
Beim nächsten Verfahrensschritt wurde der Siliciumdioxidfilm auf den Kontaktmasken entfernt und die Siliciumnitridschichten mit Phosphorsäure geätzt Die Nitridschichten (die vorher abgedeckt und zuletzt
abgeschieden wurden) wurden bis zur Inseloberfläche und zum Siliciumdioxidfilm der Gateregionen geätzt.
Der Siliciumdioxidfilm deckte die Gateregion ab, so daß das Bor nicht in die Gateregion eindiffundierte. Dadurch bleibt die Gateregion symmetrisch zwischen den diffundierten P-Regionen. Außerdem wurde der Gate-Oxidfilm während des Diffusionsvorganges auf der Nitridschicht abgedeckt, so daß die Stärke unverändert blieb (0,14 Mikron).
Durch einen Elektronenstrahlprozeß wurde dann Aluminium auf den freigelegten Kontaktregionen abgeschieden. Das Metall hatte eine Stärke von etwa 1,0 Mikron.
Das Metall wurde abgedeckt und das Aluminium von der Inseloberfläche unter Zurücklassung der Kontaktregionen geätzt. Es wurde mit einem Ätzmittel aus H3PO4, HAc HNO3 und Wasser bei einer Temperatur von etwa 6O0C gearbeitet.
Unter Verwendung des beschriebenen Oxid-Nitridisolationsverfahrens läßt sich eine Reihe von Halbleiteranordnungen herstellen. Beispielsweise kann man eine CMOS-Anordnung auf Silicium vorteilhaft erzeugen. Durch die Oxidisolation an den Seiten der diffundierten Regionen müssen die p--Bereiche nicht breiter sein als die n+-Source- und Drain-Bereiche, wodurch ernsthafte Größenschwierigkeiten vermieden wurden. Dadurch wurde die Kapazität zwischen n+-Drain- und p~-Bereich wesentlich herabgesetzt. Durch das Verfahren können auch Mehrschicht- oder Übergangs-Feldeffekttransistoren (Junction — FET) verbessert werden. Die Oxidisolation auf den Transistoren verringert die Gatekapazität und erhöht die Gatedurchbruchsspannung. Die Anordnungen lassen sich zudem vorteilhaft auf dünnen Filmen von Silicium auf Saphir herstellen.
Unter Verwendung des beschriebenen Oxid-Nitridisolationsverfahrens können ferner bipolare integrierte Schaltungen vorteilhaft hergestellt werden. Die Schaltungen lassen sich mit erheblich größerer Dichte der Bauteile und mit reduzierter parasitärer Kapazität fabrizieren, indem man die Oxidisolation zur Erzielung schmälerer, diffundierter Widerstände mit kleineren Kontaktbereichen verwendet.
Hierzu 4 Blatt Zeichnungen

Claims (2)

Patentansprüche:
1. Verfahren zur Herstellung von Feldeffekt-Halbleiteranordnungen in einem Halbleiterplättchen, bei dem auf ausgewählten Teilen eines Substrats eine erste Nitridmaskenschicht aufgebracht wird, bei dem die Teile des Halbleiterplättchens, welche nicht von der Nitridmaskenschicht bedeckt sind, oxidiert werden, um aus den von der ersten Nitridmaskenschicht geschützten Bereichen seitlich isolierte Halbleiterinseln in dem Halbleiterplätichen auszubilden, bei dem in freigelegten Teilen der isolierten Halbleiterinseln teilweise mil einer Oxidschicht bedeckte Source- und Drain-Bereiche ausgebildet werden, bei dem auf Gate-Oxiden, die über den Gate-Bereichen des Halbleiterplättchens liegen, Gate-Kontakte und über den freigelegten Kontaktregionen der Source- und Drain-Bereiche Source- und Drain-Kontakte aufgebracht werden, dadurch gekennzeichnet, daß zu Beginn des Verfahrens direkt auf wenigstens einem Teil der Oberfläche (21) des Halbleiterplättchens ein Gate-Oxidfilm (23) ausgebildet wird, auf dem anschließend die erste Nitridmaskenschicht (22) angeordnet wird, daß nach der Herstellung der seitlich isolierten Halbleiterinseln (25) die Nitridmaskenschicht (22) außer an denjenigen Teile des Gate-Oxidfilms (23'), welcher als die Gate-Oxide (23) der fertigen Feldeffektanordnungen dienen sollen, entfernt und anschließend die freigelegten Teile des Gate-Oxidfilms (23') entfernt werden und daß vor der Bildung der über den Source- und Drain-Bereichen (37, 38) liegenden Oxidschichten (40,41) auf den freigelegten Kontaktregionen (43,44) der Source- und Drain-Bereiche (37,38) eine zweite Nitridmaskenschicht (33) ausgebildet und nach der Bildung dieser Oxidschichten (40, 41) zum Aufbringen der Source- und Drain-Kontakte (45,47) wieder entfernt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß dem Schritt des Ausbildens der ersten Nitridmaskenschicht (22) ein Schritt folgt, bei welchem die Teile des Halbleiterplättchens (24), welche nicht von der Nitridmaskenschicht abgedeckt sind, bis zu einer Tiefe entfernt werden, welche geringer ist als die Tiefe des Halbleiterplättchens.
DE2054535A 1970-02-26 1970-11-05 Verfahren zur Herstellung von Feldeffekt-Halbleiteranordnungen in einem Halbleiterplättchen Withdrawn DE2054535B2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US1431970A 1970-02-26 1970-02-26

Publications (2)

Publication Number Publication Date
DE2054535A1 DE2054535A1 (de) 1971-09-09
DE2054535B2 true DE2054535B2 (de) 1979-04-19

Family

ID=21764759

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2054535A Withdrawn DE2054535B2 (de) 1970-02-26 1970-11-05 Verfahren zur Herstellung von Feldeffekt-Halbleiteranordnungen in einem Halbleiterplättchen

Country Status (6)

Country Link
US (1) US3698966A (de)
JP (1) JPS514837B1 (de)
DE (1) DE2054535B2 (de)
FR (1) FR2080769B1 (de)
GB (2) GB1345527A (de)
NL (1) NL7015048A (de)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3865653A (en) * 1971-10-12 1975-02-11 Karl Goser Logic circuit having a switching transistor and a load transistor, in particular for a semiconductor storage element
DE2314260A1 (de) * 1972-05-30 1973-12-13 Ibm Ladungsgekoppelte halbleiteranordnung und verfahren zu ihrer herstellung
DE2318912A1 (de) * 1972-06-30 1974-01-17 Ibm Integrierte halbleiteranordnung
US3885994A (en) * 1973-05-25 1975-05-27 Trw Inc Bipolar transistor construction method
JPS51118384A (en) * 1975-04-10 1976-10-18 Matsushita Electric Ind Co Ltd Manufacturing prouss for mos type semiconductor unit
JPS5267963A (en) * 1975-12-04 1977-06-06 Mitsubishi Electric Corp Manufacture of semiconductor unit
US4070211A (en) * 1977-04-04 1978-01-24 The United States Of America As Represented By The Secretary Of The Navy Technique for threshold control over edges of devices on silicon-on-sapphire
NL7903158A (nl) * 1979-04-23 1980-10-27 Philips Nv Werkwijze voor het vervaardigen van een veldeffekt- transistor met geisoleerde poortelektrode, en transistor vervaardigd door toepassing van een derge- lijke werkwijze.
JPS6018151B2 (ja) * 1980-11-10 1985-05-09 日本電気株式会社 絶縁ゲ−ト型電界効果トランジスタの製造方法
JPS57211267A (en) * 1981-06-22 1982-12-25 Toshiba Corp Semiconductor device and manufacture thereof

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL153374B (nl) * 1966-10-05 1977-05-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting voorzien van een oxydelaag en halfgeleiderinrichting vervaardigd volgens de werkwijze.
NL152707B (nl) * 1967-06-08 1977-03-15 Philips Nv Halfgeleiderinrichting bevattende een veldeffecttransistor van het type met geisoleerde poortelektrode en werkwijze ter vervaardiging daarvan.

Also Published As

Publication number Publication date
FR2080769B1 (de) 1974-09-27
US3698966A (en) 1972-10-17
NL7015048A (de) 1971-08-30
GB1345528A (en) 1974-01-30
GB1345527A (en) 1974-01-30
FR2080769A1 (de) 1971-11-19
DE2054535A1 (de) 1971-09-09
JPS514837B1 (de) 1976-02-14

Similar Documents

Publication Publication Date Title
DE1589810C3 (de) Passiviertes Halbleiterbauelement und Verfahren zu seiner Herstellung
DE1764056C2 (de) Verfahren zum Herstellen einer Halbleiteranordnung
DE68911715T2 (de) Dünnfilm-Transistor zum Betrieb für hohe Spannungen und dessen Herstellungsverfahren.
DE3019850C2 (de)
DE2916364C2 (de)
DE2410786C3 (de) Verfahren zur Herstellung einer integrierten Halbleiteranordnung
DE69505048T2 (de) Herstellungsmethode für Halbleiterelemente in einer aktiven Schicht auf einem Trägersubstrat
DE2832740C2 (de) Verfahren zum Herstellen einer Halbleiteranordnung mit einer Mehrebenenverdrahtung
DE2618445C2 (de) Verfahren zum Herstellen eines bipolaren Transistors
DE2521568A1 (de) Verfahren zum herstellen von integrierten halbleiterbauelementen
DE2615754C2 (de)
DE7233274U (de) Polykristalline siliciumelektrode fuer halbleiteranordnungen
DE2923737A1 (de) Passivierung eines integrierten schaltkreises
DE2247975C3 (de) Verfahren zur Herstellung von Dünnschicht-Schaltungen mit komplementären MOS-Transistoren
DE2539073B2 (de) Feldeffekt-Transistor mit isolierter Gate-Elektrode und Verfahren zu dessen Herstellung
DE3588129T2 (de) Verbesserungen von Verfahren zum Herstellen von Chips mit einer integrierten Schaltung und auf diese Art hergestellte Chips
DE2928923A1 (de) Halbleitervorrichtung
DE2633714C2 (de) Integrierte Halbleiter-Schaltungsanordnung mit einem bipolaren Transistor und Verfahren zu ihrer Herstellung
DE2617293C3 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE2103468A1 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE2054535B2 (de) Verfahren zur Herstellung von Feldeffekt-Halbleiteranordnungen in einem Halbleiterplättchen
DE1814747C2 (de) Verfahren zum Herstellen von Feldefekttransistoren
DE3230569A1 (de) Verfahren zur herstellung eines vertikalkanaltransistors
DE2738961A1 (de) Verfahren zur herstellung einer integrierten halbleiterschaltung mit luftisolation
DE2111633A1 (de) Verfahren zur Herstellung eines Oberflaechen-Feldeffekt-Transistors

Legal Events

Date Code Title Description
OGA New person/name/address of the applicant
8230 Patent withdrawn