NL7903158A - Werkwijze voor het vervaardigen van een veldeffekt- transistor met geisoleerde poortelektrode, en transistor vervaardigd door toepassing van een derge- lijke werkwijze. - Google Patents

Werkwijze voor het vervaardigen van een veldeffekt- transistor met geisoleerde poortelektrode, en transistor vervaardigd door toepassing van een derge- lijke werkwijze. Download PDF

Info

Publication number
NL7903158A
NL7903158A NL7903158A NL7903158A NL7903158A NL 7903158 A NL7903158 A NL 7903158A NL 7903158 A NL7903158 A NL 7903158A NL 7903158 A NL7903158 A NL 7903158A NL 7903158 A NL7903158 A NL 7903158A
Authority
NL
Netherlands
Prior art keywords
mask
semiconductor body
zones
layer
conductivity type
Prior art date
Application number
NL7903158A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL7903158A priority Critical patent/NL7903158A/nl
Priority to CA000350071A priority patent/CA1146675A/en
Priority to GB8012778A priority patent/GB2047961B/en
Priority to IT21514/80A priority patent/IT1140878B/it
Priority to FR8008773A priority patent/FR2455361A1/fr
Priority to US06/141,510 priority patent/US4343079A/en
Priority to DE19803015101 priority patent/DE3015101A1/de
Priority to JP5181280A priority patent/JPS55141758A/ja
Priority to CH3064/80A priority patent/CH653482A5/de
Priority to AU57651/80A priority patent/AU537858B2/en
Publication of NL7903158A publication Critical patent/NL7903158A/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/911—Differential oxidation and etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

tr /jê 8 & N.V. Philips* Gloeilampenfabrieken te Eindhoven.
20-4-79 T PHN 9419 "Werkwijze voor het vervaardigen van een veldeffekttransis-tor met geïsoleerde poortelektrode, en transistor vervaardigd door toepassing van een dergelijke werkwijze".
De uitvinding heeft betrekking op een werkwijze voor het geheel zelf-registrerend vervaardigen van een veldeffekttransistor met geïsoleerde poortelektrode, waarbij een siliciumlichaam waarvan althans een aan een opper-5 vlak grenzend deelgebied van het ene geleidingstype is, onder gebruikmaking van een maskeringslaag van een, van siliciumoxyde verschillend materiaal, die het onderliggende materiaal van het halfgeleiderlichaam tegen oxydatie maskeert, wordt voorzien van een aantal oppervlaktezones van 10 het tweede geleidingstype waaruit de aan- en afvoerzone van de transistor worden gevormd, en vervolgens, door middel van een oxydatiebehandeling, van een, althans over een deel van zijn dikte in het siliciumlichaam verzonken, oxy-depatroon dat zich boven de oppervlaktezones en boven aan-15 grenzende delen van het siliciumlichaam uitstrekt en dat een aantal openingen bevat die mesavormige gebieden van het halfgeleiderlichaam definiëren die het kanaalgebied van de transistor en contactgebieden van de zones die in de mesavormige gebieden naast het verzonken oxydepatroon aan het 20 oppervlak van het lichaam grenzen vormen. De uitvinding betreft verder een transistor vervaardigd door toepassing van een dergelijke werkwijze.
Het is bij het vervaardigen van veldeffekttransis-toren algemeen gebruikelijk de aan- en afvoerzones en de geïsoleerde poortelektrode zelf-registrerend ten opzichte van 7 9 n 3 1 (*« it" 5 20-4-79 2 PHN 9419 # elkaar aan te brengen. Een dergelijk proces biedt namelijk zeer belangrijke voordelen: de op deze wijze verkregen transistoren kunnen klein zijn omdat slechts geringe uit-richttoleranties in acht genomen hoeven te worden, terwijl 5 de hoog-frequent eigenschappen in het algemeen goed zullen zijn tengevolge van de geringe parasitaire overlap capaciteiten tussen de poortelektrode en de aan- en afvoerzones· In een zeer veel gebruikt MOST-proces worden de aan- en afvoerzones in het halfgeleiderlichaam gediffun-10 deerd onder gebruikmaking van de poortelektrode als masker. De poortelektrode bestaat daarbij gewoonlijk uit polykris-tallijn silicium.
Deze methode heeft echter het bezwaar dat de ka-naallengte van de transistor, - zijnde de afstand tussen 15 de aan- en afvoerzone -, geheel bepaald wordt door de precisie waarmee met behulp van de gebruikelijke photo-ets-technieken, een maskerpatroon in een photolaklaag kan worden gecopieerd en de nauwkeurigheid waarmee vervolgens het patroon in de photolaklaag in het polykristallijne materi-20 aal kan worden geëtst. Deze nauwkeurigheid is vaak kleiner dan gewenst zou zijn. Bovendien vinden deze kritische stappen gewoonlijk plaats in een stadium dat het oppervlak van het halfgeleiderlichaam niet meer vlak, maar tengevolge van het reeds aangebrachte, de actieve gebieden omringende 25 veldoxyde sterk geprofileerd is, hetgeen eveneens een grote beperking met zich mee brengt voor de reproduceerbaar maakbare kleinste afmetingen. In het Amerikaanse octrooi-schrift 4.023.195 wordt een veldeffekttransistor met geïsoleerde poortelektrode beschreven waarin het oppervlak 30 van het halfgeleiderlichaam is bedekt met een over een deel van zijn dikte in het halfgeleiderlichaam verzonken oxyde-patroon met openingen die in het halfgeleiderlichaam een aantal mesa’s definiëren die het kanaalgebied en contact-gebieden van de aan- en afvoerzone van de transistor vor-35 men en waarbij de aan- en afvoerzones, behalve ter plaatse van de mesa’s geheel onder het verzonken oxydepatroon zijn gelegen. De poortelektrode mag zich buiten het kanaalgebied tot boven het verzonken oxydepatroon en tot boven de aan- 790 3 1 58 ύ 20-4-79 3 ΡΗΝ 9^19 * en afvoerzones uitstrekken, aangezien door de dikte van het verzonken oxydepatroon de parasitaire overlapcapaciteit tussen de aan- en afvoerzones enerzijds en de op het verzonken oxydepatroon gelegen gedeelten van de poortelektro-5 de relatief gering zijn. Tijdens de vervaardiging van deze bekende transistor zal het aanbrengen van de poortelektrode derhalve geen kritische uitrichtstappen vereisen. Daarentegen zal het aanbrengen van het verzonken oxydepatroon, volgens de in het octrooischrift beschreven werkwijze, wel 10 een kritische uitrichtstap ten opzichte van de reeds in het halfgeleiderlichaam aangebrachte aan- en afvoerzones vereisen, omdat het oxydatiemasker en het diffusiemasker, waarvoor verschillende maskeringslagen worden toegepast, niet zelf-registrerend zijn. Hierdoor moeten bij deze be-15 kende transistoren uitrichttoleranties in acht worden genomen die een beperking betekenen voor de reproduceerbaar maakbare kleinste afmetingen.
In het bijzonder wanneer de transistor van het n-geleidingstype is, waarbij de aan- en afvoerzones van 20 het n-type zijn en het halfgeleiderlichaam van het p-type, is het gewenst onder het verzonken oxydepatroon, naast de transistor een kanaalonderbrekende p-zone met een hogere doteringsconcentratie dan het halfgeleiderlichaam aan te brengen om parasitaire kanaalvorming onder het verzonken 25 oxyde, die bijvoorbeeld in het geval dat de transistor deel uitmaakt van een geïntegreerde schakeling ongewenste verbindingen tot stand kan brengen tussen verschillende schakelelementen, te voorkomen. In de werkwijze, beschreven in het hierboven genoemde Amerikaanse octrooischrift wordt 30 een dergelijke kanaalonderbrekende zone verkregen door middel van implantatie van een geschikte verontreiniging onder gebruikmaking van een afzonderlijke photolaklaag als implantatiemasker. Vaak echter is, zowel in verband met de eenvoud van het proces, als in verband met de compactheid 35 van de te vervaardigen halfgeleiderinrichting, het gewenst de kanaalonderbrekende zone eveneens op zelf-registrerende wijze ten opzichte van de andere aan te brengen zones aan te brengen.
7903158 V + 2Ό-4-79 4 PHN 9419 Λ
Een methode waarbij het verzonken oxydepatroon en de aan-en afvoerzones gedeeltelijk, en wel in de richting van aan- naar afvoerzone, zelf-registrerend worden aangebracht door de tegen oxydatie maskerende nitridelaag ook 5 als doteringsmasker te gebruiken, is beschreven in het Amerikaanse octrooischrift 4.043*848. Hierbij worden in de nitridelaag eerst vensters aangebracht via welke in het half-geleiderlichaam gedoteerde zones worden aangebracht ter verkrijging van de aan- en afvoerzone van de transistor. Vol-10 gend op deze doteringsstap wordt de nitridelaag door etsen zover verwijderd, dat alleen nog nitridevlekken boven het kanaalgebied van de transistor en boven de contactgebieden van de aan- en afvoergebieden overblijven, waarna, met deze nitridevlekken als oxydatiemasker door middel van thermische 15 oxydatie, het verzonken oxydepatroon wordt aangebracht.
Het nitridemasker boven het kanaalgebied is derhalve niet geheel zelf-registrerend ten opzieshte van de reeds gedefinieerde aan- en afvoerzone van de transistor, namelijk niet zelf-registrerend in de richting dwars op de 20 stroomrichting. Vaak, en in het bijzonder bij zeer kleine afmetingen en grote pakkingsdichtheden zou een volledige zelf-registratie gewenst zijn. Bovendien wordt in dit bekende proces geen kanaalonderbrekende zone toegepast. Een dergelijke kanaalonderbrekende zone is vaak wel gewenst en 25 wordt dan bij voorkeur ook zelf-registrerend ten opzichte van de andere aan te brengen delen van de te vervaardigen inrichtingen aangebracht.
Een soortgelijke methode , waarbij ..echter wel een kanaalonderbrekende zone onder het verzonken oxydepatroon 30 wordt aangebracht, is beschreven in de ter visie gelegde Nederlandse aanvrage 7704636. In de nitridelaag worden in deze bekende methode eerst diffusievensters voor de aan- en afvoerzone gevormd; vervolgens, na de diffusiebehandeling, wordt een masker met een der diffusievensters omringende 35 opening voor de kanaalonderbrekende zone aangebracht. Deze methode is eveneens niet zelf-registrerend.
De uitvinding heeft onder meer ten doel een werkwijze aan te geven van de in de aanhef beschreven soort die 7903158 •r # 20-4-79 5 PHN 9419 9 praktisch, geheel zelf-registrerend is en waarmee derhalve op reproduceerbare wijze halfgeleiderstrukturen van zeer kleine afmetingen en grote dichtheid kunnen worden verkregen.
5 Een dergelijke werkwijze is volgens de uitvinding daardoor gekenmerkt dat alvorens de oppervlaktezones worden gevormd, uit de genoemde maskeringslaag een eerste masker in de vorm van een strook wordt gevormd die de oppervlakte-delen van het halfgeleiderlichaam waar de oppervlaktezones, 10 de contactgebieden en het kanaalgebied worden gevormd bedekt en de genoemde aangrenzende delen van het halfgeleiderlichaam, vrijlaat, en dat, onder gebruikmaking van dit eerste masker als doteringsmasker in de aangrenzende delen van het halfgeleiderlichaam een dotering'wordt aangebracht 15 van het ene geleidingstype en onder gebruikmaking van hetzelfde masker als oxydatiemasker op de aangrenzende delen een eerste oxydelaag wordt gevormd, waarna het eerste masker aan een selectieve etsbehandeling wordt onderworpen waarbij, zich dwars over de gehele breedte van de strook 20 uitstrekkende gedeelten van het eerste masker ter plaatse van de aan te brengen oppervlaktezones worden verwijderd en uit het eerste masker een tweede masker wordt verkregen dat het kanaalgebied van de transistor en de contactgebieden van de zones bedekt en dat samen met de eerste silicium-25 oxydelaag een derde masker vormt met vensters boven delen van het halfgeleiderlichaam waar de oppervlaktezones worden aangebracht, waarna ten behoeve van deze oppervlaktezones via de genoemde vensters in de vrijliggende delen van het halfgeleiderlichaam een verontreiniging van het tweede ge-30 leidingstype wordt aangebracht waarna het verzonken oxyde-patroon wordt aangebracht door middel van een oxydatiebe-handeling waarbij het halfgeleiderlichaam plaatselijk tegen oxydatie wordt gemaskeerd door het tweede masker waarbij de in het halfgeleiderlichaam aangebrachte verontreinigingen 35 van het tweede en het eerste geleidingstype verder in het halfgeleiderlichaam diffunderen en de genoemde oppervlaktezones van het tweede geleidingstype resp. in de aangrenzende delen van het halfgeleiderlichaam kanaalonderbrekende 7903158 «? » 20-4-79 6 PHN 9419 * zones van hetzelfde geleidingstype als het halfgeleiderli-chaam en met een hogere doteringsconcentratie vormen, waarna de resterende delen van de tegen oxydatie maskerende maskeringslaag die het tweede masker vormen geheel worden 5 verwijderd en in de aldus vrijgekomen openingen in het verzonken oxydepatroon een geïsoleerde poortelektrode van de veldeffekttransistor en contacten voor de oppervlaktezones worden aangebracht.
In deze werkwijze wordt derhalve de nitridelaag 10 eerst als masker voor de kanaalonderbrekende zone, daarna als masker voor de aan- en afvoerzones van de transistor en tenslotte als oxydatiemasker gebruikt. Hierbij wordt het masker voor de kanaalonderbrekende zone aangebracht in de vorm van een strook waarvan de breedte tevens de breedte 15 van de transistor definieert. Dit masker wordt gebruikt als doteringsmasker voor de kanaalonderbrekende zone en als oxydatiemasker voor de vorming van de oxydelaag naast of rondom het masker.
Deze oxydelaag kan door middel van een lichte 20 thermische oxydatiebehandeling worden verkregen. In een volgend stadium worden in de nitridestrook openingen aangebracht die de aan- en afvoerzones definiëren met daartussen het nog door nitride bedekte kanaalgebied. Voor het aanbrengen van deze openingen (diffusie of implantatievensters) is geen 25 kritische uitrichtstap vereist aangezien deze openingen zich over de gehele breedte van de strook mogen uitstrekken en zijdelings begrensd worden door de genoemde oxydelaag. Na de doteringsstap wordt het verzonken oxydepatroon aangebracht onder gebruikmaking van hetzelfde nitridemasker. Dit gehele 30 proces is derhalve praktisch volledig zelf-registrerend, zonder kritische uitrichtstappen. Het proces is daardoor bijzonder eenvoudig en maakt kleine afmetingen voor de verschillende elementen, en, in het geval van een geïntegreerde schakeling een hoge pakkingsdichtheid mogelijk. 35 Een belangrijke uitvoeringsvorm van een werkwijze volgens de uitvinding is daardoor gekenmerkt dat verdere schakelelementen in het halfgeleiderlichaam worden aangebracht ten behoeve waarvan in het halfgeleiderlichaam tege- 7903158 20-4-79 7 # PHN 9419 m- Λ lijk met de oppervlaktezones die de aan- en afvoerzone van de genoemde veldeffekttransistor vormen verdere oppervlaktezones van het tweede geleidingstype in het halfgeleiderli-chaam worden aangebracht die geleidende verbindingen tussen 5 verschillende schakelelementen vormen.
Deze uitvoeringsvorm is in het bijzonder van belang bij het vervaardigen van complexe geïntegreerde schakelingen waarin de schakelelementen onderling worden doorverbonden door verbindingspatronen op verschillende niveau’s.
10 In de onderhavige werkwijze vergt het aanbrengen van het onderste niveau in de vorm van een patroon van zones van het tweede geleidingstype geen extra processtappen, en gebeurt bovendien zelf-registrerend. Doordat verder dit verbindings-patroon geheel begraven ligt onder het - relatieve dichte -15 verzonken oxydepatroon, kunnen zonder bezwaren op het verzonken oxydepatroon verdere geleidende verbindingen die de zones onder het verzonken oxydepatroon kruisen, worden aangebracht, omdat tengevolge van de relatief grote dikte van het oxyde de parasitaire capaciteiten relatief klein zijn.
20 Voor het uitvoeren van de werkwijze volgens de uitvinding kan uitgegaan worden van een n-type lichaam waarin de aan- en afvoerzone als p-type zones worden aangebracht. Een voorkeursuitvoering is daardoor gekenmerkt dat een half-geleiderlichaam van p-type silicium wordt toegepast en dat 25 de oppervlaktezones worden gedoteerd met een n-type verontreiniging gekozen uit de groep As en Sb. Het gebruik van deze verontreinigingen heeft het voordeel dat tengevolge van de relatieve lage diffusiesnelheid in vergelijking met bijvoorbeeld phosphor of boor, ondiepe zones en daarmee geringe 30 parasitaire overlap capaciteiten tussen deze zones en de geïsoleerde poortelektrode worden verkregen.
Na het aanbrengen van het verzonken oxydepatroon kan de tegen oxydatiemaskerende nitridelaag door middel van een maskerloze etsbehandeling worden verwijderd waarna boven 35 het kanaalgebied een dunne oxydelaag als poortdielectricum kan worden gevormd. De contactmesa’s die zoals uit de figuur-beschrijving zal blijken, door middel van een eenvoudige etsbehandeling vrijgemaakt worden met behulp van een niet- 7903158 20-4-79 8 PHN 9419 0 ? * kritisch masker. De openingen in dit masker mogen groter zijn dan de contactmesa’s aangezien door het zelf-regis-trerende effect toch contactopeningen van gelijke grootte ' als de contactmesa*s worden verkregen hetgeen speciaal hij 5 zeer kleine afmetingen een groot voordeel is. Daarna kunnen contacten worden gevormd.
De uitvinding zal nader worden toegelicht aan de hand van een uitvoeringsvoordeel met de bijgaande schematische tekening waarin 10 Figuur 1 een doorsnede toont van een deel van een halfgeleiderinrichting met een transistor vervaardigd door toepassing van een werkwijze volgens de uitvinding;
Figuur 2 een bovenaanzicht van de inrichting volgens Figuur 1 toont; 15 Figuur 3-11 de inrichting volgens de figuren 1 en 2 in bovenaanzicht een dwarsdoorsnede tonen tijdens een aantal stadia van de vervaardiging ervan.
Hoewel de uitvinding ook met voordeel kan worden toegepast voor het vervaardigen van discrete veldeffekt-20 transistoren, zal in het hiervolgende uitvoeringsvoorbeeld de vervaardiging van een geïntegreerde schakeling met meerdere van dergelijke transistoren worden besproken. Omdat het, in het bijzonder in complexe geïntegreerde schakelingen, gewenst is een zo groot mogelijk aantal schakelelementen 25 per volume-eenheid of oppervlakte-eenheid van het halfge-leiderlichaam onder te kunnen brengen, biedt de uitvinding met behulp waarvan schakelelementen geheel of althans praktisch geheel zelf-registrerend kunnen worden vervaardigd, juist voor dergelijke complexe geïntegreerde schakelingen 30 bijzondere voordelen. Enkel ter illustratie van de uitvinding is een inrichting in de figuren 1 en 2 vertoond die bij wijze van voorbeeld slechts twee veldeffekt-transistoren met geïsoleerde poortelektroden, een zogenaamde gediffundeerde onderdoorgang en een aantal geleidersporen die de 35 onderdoorgang kruisen, bevat. In praktische uitvoeringen zal uiteraard het aantal elementen veel groter zijn, maar ter illustratie van de principes van de uitvinding kan met het hier getoonde uitvoeringsvoorbeeld worden volstaan.
7903158 20-4-79 9 PHN 9419 * i*
De inrichting· bevat een halfgeleiderlichaam 1 van silicium dat in bet bier te beschrijven uitvoeringsvoorbeeld in hoofdzaal geheel van een eerste geleidingstype is, maar dat uiteraard ook een andere configuratie kan vertonen waar-S bij slechts één oppervlaktegebied, waarin de getoonde elementen worden aangebracht, van het eerste geleidingstype is dat binnen het halfgeleiderlichaam begrensd wordt door delen van het tweede, het tegengestelde geleidingstype. Ten behoeve van de aan te brengen schakelingselementen wordt het li-10 chaam 1 aan het oppervlak 2 voorzien van een aantal opper-vlaktezones 3-9 van het tweede geleidingstype die de aan-en afvoerzones van de veldeffekt-transistoren en T^ een gediffundeerde onderdoorgang, en contactzones vormen, en van een patroon 10 van siliciumoxyde dat over een deel van zijn 15 dikte in het lichaam 1 is verzonken. Het patroon 10, - voor het aanbrengen waarvan gebruik wordt gemaakt van dezelfde maskeringslaag als voor het aanbrengen van de zones 4,5»6 en 8, zoals hierna nog duidelijk zal worden -, strekt zich boven de oppervlaktezones 4,5,6 en 8 en boven aangrenzende 20 niet-actieve gebieden van het halfgeleiderlichaam uit. Om deze reden zijn deze zones in het bovenaanzicht volgens figuur 2 met onderbroken lijnen aangegeven.
Zoals in figuur 2 kan worden gezien, strekt het verzonken oxydepatroon 10 zich over praktisch het gehele 25 oppervlak uit en vertoont slechts een aantal, relatief kleine, openingen 11 die mesavormige gebieden 12 (verder ook mesa’s genoemd) definiëren (zie figuur 1). Ter plaatse van deze mesa’s (die de kanaalgebieden van de transistoren T^ en T2 en contactgebieden 3,7 en 9 definiëren) duiken de 30 n-type zones 4,6 en 8 van onder het verzonken oxydepatroon 10 op naar het oppervlak 2 van het halfgeleiderlichaam. Boven de mesa’s die de kanaalgebieden van de transistoren T^, T„ vormen is een dunne siliciumoxydelaag 13 als poortdiëlec- d.
tricum aangebracht. Op de laag 13 bevinden zich de poort-35 elektroden 14,15 van de transistoren. De zones van de transistoren en deze poortelektroden zijn onderling gescheiden door het patroon 10. Tengevolge van de relatief grote dikte van het patroon 10 is de parasitaire capaciteit tussen de 790 3 1 58 20.4.79 10 , ρην 9^19 poorten 14,15 en de daaronder gelegen zones relatief gering zodat het aanbrengen van de poorten geen nauwkeurige uit-richtstap vereist.
Bij wijze van voorbeeld bevatten de transistoren 5 als hoofdelektrodegebied een gemeenschappelijke, praktisch geheel onder het patroon 10 gelegen zone 5· De andere hoofd-elektrodegebieden van de transistoren,gevormd door de zones k en 6,zijn verbonden via de in de contactmesa’s 12 aangebrachte n-type contactzones 3 respektievelijk 7 met de con-10 tacten of de geleiderstroken 16 respektievelijk 17· Het contact 17 vormt tevens een aansluiting van de gediffundeerde onderdoorgang 8 die aan de andere kant via een zone 9 van het tweede geleidingstype is verbonden met de aansluiting 18. Op het oxydepatroon 10 zijn nog twee geleidersporen 19 15 en 20 getekend, die de onderdoorgang 8 kruisen en door de relatief dikke oxydelaag 10 hiervan zijn gescheiden. De contacten en geleidersporen 14-20 kunnen met verdere, in de figuren niet meer aangegeven schakelingselementen zijn verbonden .
20 Zoals verder in figuur 1 kan worden gezien, be vindt zich in het halfgeleiderlichaam 1 onder het verzonken oxydepatroon 10 en buiten het actieve gebied van de schakeling (dit is het gebied waarin schakelingselementen en gediffundeerde verbindingen zijn gelegen) een zone 21, die 25 hetzelfde geleidingstype heeft als, maar een hogere dote-ringsconcentratie dan het halfgeleiderlichaam 1. Zoals bekend, kan door middel van een dergelijke hoger gedoteerde zone de vorming van parasitaire kanalen onder het verzonken oxydepatroon 10, die ongewenste verbindingen tussen de 30 schakelingselementen tot stand kunnen komen, worden voorkomen.
In het onderhavige uitvoeringsvoorbeeld zal de vervaardiging worden beschreven van een halfgeleiderin-richting met veldeffekt-transistoren van het n-kanaaltype, 35 uiteraard echter zijn de principes van het vervaardigings-proces ook toepasbaar op inrichtingen van het p-kanaaltype. Vanwege echter meerdere, hierna nog te noemen voordelen, hebben inrichtingen van het n-kanaaltype de voorkeur boven 790 3 1 58 20-4-79 11 PHN 9419 0 die van het p-kanaaltype.
Voor de vervaardiging van de in de figuren 1 en 2 getoonde inrichting wordt uitgegaan van een halfgeleider-lichaam 1 van p-type silicium met een gebruikelijke soorte-5 lijke weerstand van ongeveer 6-8 ohm cm. en een dikte van ongeveer 300 a 400^um (Figuur 3)·
Door middel van thermische oxydatie wordt het oppervlak 2 bedekt met een relatief dunne laag 22 van sili-ciumoxyde met een dikte van ongeveer 500 £. Door over het 10 halfgeleiderlichaam 1 een mengsel van NH en SiCl„ te voe- -'o ren bij een temperatuur van ongeveer 800 C wordt op de si-liciumoxydelaag 21 een laag van siliciumnitride met een dikte van ongeveer 1500 £ neergeslagen. Uit deze laag wordt door middel van photolithografisch etsen een eerste masker 15 gevormd in de vorm van een strook 23. Deze strook, die in het hier getoonde uitvoeringsvoorbeeld geheel recht is, maar uiteraard ook een andere configuratie met bijvoorbeeld een bocht erin kan bevatten, bedekt slechts dat gedeelte van het lichaam 1 waarin de schakelingselementen zoals de tran-20 sistoren , T^, contactzones en de onderdoorgang 8 in een later processtadium zullen worden aangebracht.
Een belangrijk punt dat hierbij dient te worden opgemerkt is dat de afmetingen van de te vervaardigen scha-kelingselementen en T^, van de contactzones en van de 25 onderdoorgang 8, in één richting, reeds in dit stadium van het proces gedefinieerd zijn, en wel door de breedte van de strook 23, zoals hierna nog zal blijken.
Het masker 23 kan op op zichzelf bekende wijze worden verkregen, bijvoorbeeld door over de nitridelaag bij 30 een temperatuur van ongeveer 1100°C waterdamp te voeren waardoor op het nitride een dun laagje van silicium-oxyde wordt gevormd. Op dit oxydelaagje kan een etsmasker bestaande uit een photolaklaag worden aangebracht met behulp waarvan vervolgens door plasma etsen uit de nitridelaag de strook 23 35 wordt gevormd. Daarna kan de photolaklaag weer worden verwijderd.
Met de siliciumnitridestrook 23 als etsmasker wordt dan de oxydelaag 22 aan een etsbehandeling onderwor- 7903158 t * 20-4-79 12 PHN 9419 0 pen waardoor de, de actieve gebieden omringende oppervlak-tedelen van het halfgeleiderlichaam rondom de strook 23 vrij komen te liggen (figuur 3»^·)· In deze vrijliggende delen wordt vervolgens door diffusie of implantatie van 5 booratomen de zone 21a aangebracht waaruit, na het aanbrengen van het verzonken oxydepatroon 10, de kanaalonderbrekende zone 21 zal worden gevormd. Be zones 21, 21a zijn nauwkeurig (ten opzichte van de actieve gebieden van het halfgeleiderlichaam) gealigneerd die door de strook of stroken 10 23 zijn gedefinieerd.
Tijdens het vormen van de zones 21a kan op het oppervlak 2 van het halfgeleiderlichaam 1 een boorhoudende glaslaag worden gevormd. Deze laag kan weer worden verwijderd door middel van een maskerloze etsbehandeling, waarna 15 het halfgeleiderlichaam aan een oxydatiebehandeling wordt onderworpen gedurende ongeveer 35 minuten bij een temperatuur van ongeveer 1000°C, waarbij het halfgeleiderlichaam plaatselijk door de nitridestrook 23 tegen oxydatie wordt gemaskeerd. Door deze oxydatiebehandeling worden de vrij-20 liggende oppervlaktedelen van het halfgeleiderlichaam rond de nitridestrook 23 weer afgesloten met een laag 24 van si-liciumoxyde met een dikte van ongeveer 0.3^ηιη, zie figuur 5. De inrichting wordt vervolgens afgedekt met een photolaklaag waarin op bekende wijze vensters worden aange-25 bracht via welke de siliciumnitridelaag aan een gemaskeerde etsbehandeling kan worden onderworpen. Het aanbrengen van deze vensters 25, in het bovenaanzicht volgens Figuur 6 met onderbroken lijnen aangegeven, vereist geen kritische uit-richtstap ondanks de zeer kleine breedte van de nitride-30 strook 23, aangezien de vensters 25» zoals in Figuur 6 is te zien, aan weerszijden van de nitridestrook 23 buiten de nitridestrook mogen uitsteken tot boven de oxydelaag 24.
De in de vensters 25 vrijgelegde delen van de nitridestrook 23 worden vervolgens bijvoorbeeld door middel 35 van plasma-etsen verwijderd. Deze etsbehandeling kan selectief plaatsvinden zodat het eveneens in de vensters 25 vrijliggende siliciumoxyde van de laag 24 niet of althans in veel geringere mate dan het siliciumnitride wordt aangetast.
790 3 1 58 20-4-79 13 phn 9419
Na liet etsen vanhet nitride kan liet photomasker verwijderd worden. De vrijliggende delen van de dunne sili-ciumoxydelaag 22, die vóór het nitride op het oppervlak 2 was gegroeid, kan door middel van een maskerloze etsbehan-5 deling verwijderd worden. Hierbij wordt weliswaar een deel van de oxydelaag 24 eveneens verwijderd maar dit zal geen bezwaar zijn omdat de laag 24 vele malen dikker is dan de laag 22, en de maskerende eigenschappen van de laag 24 niet of nauwelijks nadelig beïnvloed behoeven te worden ten-10 gevolge van een geringe vermindering van de dikte.
Uit de siliciumnitridelaag is nu een tweede masker gevormd, dat, zoals in het bovenaanzicht volgens Figuur 7 is getoond, een aantal vlekken 26 bevat. Het tweede nitri-demasker 26 vormt samen met de siliciumoxydelaag 24 een der-15 de masker dat het grootste deel van het oppervlak bedekt en openingen 27 vertoont die in het bovenaanzicht in Figuur 7 gearceerd zijn weergegeven. Opgemerkt wordt dat met behulp van een zelfde photolaklaagmasker tegelijk twee maskers zijn gekregen, n.l. een doteringsmasker 24,26 en een oxyda-20 tiemasker 26.
Via de vensters 27 wordt een verontreiniging, in dit geval arseen in het halfgeleiderlichaam geïntroduceerd 15 2 met een dosis van ongeveer 10 */cm bijvoorbeeld door middel van ionenimplantatie, waardoor de n-type zones 4a,5a>j 25 6a en 8a worden verkregen. Een doorsnede van de inrichting in dit stadium van het proces is getoond in Figuur 8.
Alvorens het verzonken oxydepatroon 10 wordt aangebracht wordt in een volgende stap de genoemde eerste oxydelaag 24 verwijderd door middel van een selectieve, masker-30 loze etsbehandeling waarbij het siliciumnitride niet of praktisch niet wordt aangetast. Deze stap is niet noodzakelijk maar wordt bij voorkeur wel uitgevoerd, ter verkrijging van een verzonken oxydepatroon 10 met een zo uniform mogelijke dikte. Na deze etsbehandeling is op het oppervlak 2 35 alleen nog het oxydatiemasker aanwezig, gevormd door de si-liciumnitridevlekken 26, zoals in het bovenaanzicht in Figuur 9 is getoond. Het halfgeleiderlichaam wordt vervolgens gedurende ongeveer 30 minuten bij een temperatuur van onge- 7 9 fl 3 1 *5 8
< V
20-4-79 14 PHN 9^19 g veer 750°C aan een nastookbehandeling onderworpen om de tijdens de ionenimplantatie aangebrachte beschadigingen in de kristalstruktuur van het silicium op te heffen.
Het oxydepatroon 10 kan worden aangebracht door 5 oxydatie van de niet door het nitride 26 gemaskeerde opper-vlaktedelen. De oxydatie wordt uitgevoerd in een zuurstof-houdend milieu bij een temperatuur van ongeveer 1100°C, totdat de dikte van het oxyde ongeveer 2^um bedraagt. Tijdens deze oxydatie diffundeert de As-verontreiniging die-10 per het halfgeleiderlichaam in, en vormt, zoals in de doorsnede in Figuur 10 wordt getoond, onder het verzonken oxydepatroon 10 de n-type zones 4-6 en 8. De dikte van deze zones is, onder de gegeven omstandigheden gelegen tussen ongeveer 0,5 - 1 yum. Hierbij wordt opgemerkt dat de dif-15 fusieconstante van As in monokristallijn silicium relatief laag is. Verrassenderwijs echter is gebleken dat bij een geschikte keuze van doopstofconcentratie en/of temperatuur de diffusie van As-atomen in het halfgeleiderlichaam toch zo veel sneller dan de oxydatiesnelheid verloopt dat n-type 20 zones kunnen worden verkregen die een voldoende lage soortelijke weerstand vertonen en zich zijdelings langs de randen van het oxydepatroon tot aan het oppervlak van de mesa’s 12 uitstrekken. Uit metingen is gebleken dat de vierkants-weerstand van de zones 4-6, 8 ongeveer 7^ ohm bedraagt, 25 wat voor veel toepassingen voldoende laag is. De diepte van de zones 4-6, 8 bedraagt vanaf de rand van het verzonken oxydepatroon 10 ongeveer 0.5 - 1 ^um. De geringe diepte, die relatief zeer klein is in vergelijking met bijvoorbeeld zones die, verder onder gelijke omstandigheden met P of met 30 p-type verontreinigingen zoals B zijn gedoteerd, heeft belangrijke voordelen, zoals onder meer een geringe parasitaire capaciteiten tussen de geïsoleerde poortelektroden en de zones. Bovendien kunnen hierdoor extra kleine en compacte strukturen verkregen worden.
35 Tijdens de oxydatie diffunderen de in de zones 21a aangebrachte B-atomen ook dieper het halfgeleiderlichaam 1 in en vormen onder het oxydepatroon de kanaalonderbreken-de zones 21.
7903158 20-4-79 15 PHN 9419 g
Na de oxydatiebehandeling worden de nog resterende delen 26 van de siliciumnitridelaag door middel van een selectieve etsbehandeling verwijderd.
De nu vrijliggende delen van de siliciumoxydelaag 5 22 kunnen ter plaatse van de nog aan te brengen poortelek- troden als poortisolatie gebruikt worden. Bij voorkeur echter wordt de oxydelaag 22 verwijderd, door middel van een maskerloze etsbehandeling. Hierbij zal ook een dunne laag van het oxydepatroon 10 worden verwijderd, maar dit behoeft 10 geen bezwaar te zijn omdat dit verwijderde laagje zeer veel dunner zal zijn dan het patroon 10.
Daarna wordt door thermische oxydatie in de mesa's het poortdiëlectricum aangebracht in de vorm van een nieuwe oxydelaag 28 (zie doorsnede figuur 11) met een dikte van 15 bijvoorbeeld ongeveer 800 .£.· Ter plaatse van de contactme-sa's wordt deze oxydelaag weer door middel van een zogenaamde dip-etch verwijderd waarbij tegelijk weer een dun laagje plaatselijk van het verzonken oxydepatroon 10 kan worden verwijderd zonder de eigenschappen van dit patroon nadelig 20 te beïnvloeden. De mesa's ter plaatse van de kanaalgebieden van de transistoren worden tijdens deze etsbehandeling gemaskeerd, door een photolaklaag 29« Het aanbrengen van het masker 29, dat zich tot boven het verzonken oxydepatroon mag uitstrekken, vereist geen kritische uitrichtstap. Na 25 het plaatselijk wegetsen van de laag 28 kunnen door middel van neerslaan en vervolgens etsen van een geschikt geleider-materiaal de geïsoleerde poortelektroden 14,15» de contacten 16,18, aangebracht worden boven de mesa's 12. Tegelijk kunnen ook de, de onderdoorgang 8 kruisende geleiders 19 en 30 20 worden gevormd. Als geleidermateriaal kan bijvoorbeeld gedoteerd polykristallijn silicium worden gebruikt, een zoals bekend, algemeen toegepast materiaal bij het vervaardigen van veldèffekt-transistoren met geïsoleerde poortelektroden. De vooraf aangebrachte contactzones 3>7»9 kunnen 35 dan eventueel weggelaten worden. De n-type sporen 14,16,17 kunnen dan ohmsche contacten vormen met de n-type zones 4, 6 en 8, en een pn-overgang met het p-type substraat dat in de mesa's 12 ook aan het oppervlak 2 grenst. Ook kan het 7903158 > 20-4-79 16 PHN 9419 9 polykristallijne silicium bij het neerslaan intrinsiek (ongedoopt) zijn, en naderhand ter verlaging van de weerstand n-type gedoteerd worden waarbij ter plaatse van de contacten de verontreiniging via het polykristallijne ma-5 teriaal in het halfgeleiderlichaam diffundeert. In een alternatieve uitvoeringsvorm kan, aangezien in het proces volgens de uitvinding de poortelektroden l4,15 niet als doteringsmasker voor het aanbrengen van de aan- en afvoer-zones van de transistoren worden gebruikt, in plaats van 10 polykristallijn silicium, ook met voordeel een metaal met een lagere soortelijke weerstand dan polykristallijn silicium, bijvoorbeeld Al, gekozen worden. In dit geval moeten voor het aanbrengen van het Al de n-type contactzones 5» 7» 9 worden aangebracht door dotering van de contactmesa*s met 15 een n-type verontreiniging, zoals phosphor.
De inrichting is in principe dan gereed, waarbij eventueel over het geheel nog een glaslaag 30 kan worden aangebracht als passiveringslaag. Het hier beschreven proces is eenvoudig en heeft, doordat het geheel of althans 20 praktisch geheel zelf-registrerend is, belangrijke voordelen. In het bijzonder kunnen de afmetingen van de elementen klein, en hun pakkingsdichtheid zeer groot zijn. De breedte van de nitridestrook 23 kan met de minimale waarde die met behulp van bestaande photolithografische technieken 25 bereikbaar is, worden uitgevoerd. Een waarde voor deze breedte bedraagt bijvoorbeeld 5 ^um, hetgeen bij een 2 yum dik oxydepatroon resulteert in een breedte van 3 yum van de kanaalgebieden van de transistoren, en de gediffundeerde zones 4-6,8.
30 Een verder belangrijk aspect van het hier beschre ven proces is hierin gelegen dat tegelijk met de aan- en afvoerzones van de transistoren, ook gediffundeerde onderdoorgangen 8 kunnen worden gevormd, waardoor een volledige verbindingslaag wordt verkregen. De parasitaire capacitei-35 ten tussen de onderdoorgang 8 en de geleidersporen 19»20 zijn daarbij door het dikke oxydepatroon 10 zeer laag.
Het zal duidelijk zijn dat de uitvinding niet is beperkt tot de hier gegeven uitvoeringsvoorbeelden, maar 790 3 1 58 20-4-79 17 phn 9419 § dat binnen bet kader van de uitvinding voor de vakman nog veel variaties mogelijk zijn.
5 10 15 20 25 30 35 7903158

Claims (9)

1. Werkwijze voor het geheel zelf-registrerend ver vaardigen van een veldeffekt-transistor met geïsoleerde poortelektrode, waarbij een siliciumlichaam waarvan althans een aan een oppervlak grenzend deelgebied van het ene ge-5 leidingstype is, onder gebruikmaking van een maskeringslaag van een, van siliciumoxyde verschillende materiaal, die het onderliggende materiaal van het halfgeleiderlichaam tegen oxydatie maskeert, wordt voorzien van een aantal oppervlak-tezones van het tweede geleidingstype waaruit de aan- en af-10 voerzone van de transistor worden gevormd, en vervolgens, door middel van een oxydatiebehandeling, van een althans over een deel van zijn dikte in het siliciumlichaam verzonken oxydepatroon dat zich boven de oppervlaktezones en boven de aangrenzende delen van het siliciumlichaam uitstrekt 15 en een aantal openingen bevat die raesavormige gebieden van het halfgeleiderlichaam definiëren die het kanaalgebied van de transistor en contactgebieden van de zones die in de mesavormige gebieden naast het verzonken oxydepatroon aan het oppervlak van het lichaam grenzen, vormen, met het kenmerk 20 dat alvorens de oppervlaktezones worden gevormd, uit de genoemde maskeringslaag een eerste masker in de vorm van een strook wordt gevormd die de oppervlaktedelen van het halfgeleiderlichaam waar de oppervlaktezones, de contactgebieden en het kanaalgebied worden gevormd bedekt en de genoemde aangrenzende delen van het halfgeleiderlichaam, vrijlaat en dat 7903158 20-4-79 19 , PHN 9419 onder gebruikmaking van dit eerste masker als doterings-masker in de aangrenzende delen van bet halfgeleiderlichaam een dotering wordt aangebracht van het ene geleidingstype en onder gebruikmaking van hetzelfde masker als oxydatie-5 masker de aangrenzende delen worden voorzien van een eerste oxydelaag 21, waarna het eerste masker aan een selectieve etsbehandeling wordt onderworpen waarbij, zich dwars over de gehele breedte van de strook uitstrekkende gedeelten van het eerste masker ter plaatse van de aan te brengen 10 oppervlaktezones worden verwijderd en uit het eerste masker een tweede masker wordt verkregen dat het kanaalgebied van de transistor en de contactgebieden van de zones bedekt en dat samen met de eerste siliciumoxydelaag een derde masker vormt met vensters boven delen van het halfgeleiderlichaam 15 waar de oppervlaktezones worden aangebracht, waarna ten behoeve van deze oppervlaktezones via de genoemde vensters in de vrijliggende delen van het halfgeleiderlichaam een verontreiniging van het tweede geleidingstype wordt aangebracht waarna het verzonken oxydepatroon wordt aangebracht 20 door middel van een oxydatiebehandeling waarbij het halfgeleiderlichaam plaatselijk tegen oxydatie wordt gemaskeerd door het tweede masker en waarbij de in het halfgeleiderlichaam aangebrachte verontreinigingen van het tweede en het eerste geleidingstype verder in het halfgeleiderlichaam 25 diffunderen en de genoemde oppervlaktezones van het tweede geleidingstype respektievelijk in de aangrenzende delen van het halfgeleiderlichaam kanaalonderbrekende zones van hetzelfde geleidingstype als het halfgeleiderlichaam en met een hogere doteringsconcentratie vormen, waarna de reste-30 rende delen van de tegen oxydatie maskerende maskerings- laag die het tweede masker vormen geheel worden verwijderd en in de aldus vrijgekomen openingen in het verzonken oxydepatroon een geïsoleerde poortelektrode van de veldeffekt-transistor en contacten voor de oppervlaktezones worden 35 aangebracht.
2. Werkwijze volgens conclusie 1, met het kenmerk 7903158 •ar * 20-4-79 χο PHN 9419 verdere schakelelementen in het halfgeleiderlichaam worden aangebracht ten behoeve waarvan in het halfgeleiderlichaam tegelijk met de oppervlaktezones die de aan- en afvoerzone van de genoemde veldeffekt-transistor vormen verdere opper-5 vlaktezones van het tweede geleidingstype in het halfgeleiderlichaam worden aangebracht, die geleidende verbindingen tussen verschillende schakelelementen vormen.
3. Werkwijze volgens conclusie 1 of 2, met het kenmerk dat een halfgeleiderlichaam van p-type silicium wordt 10 toegepast en dat de oppervlaktezones worden gedoteerd met een n-type verontreiniging gekozen uit de groep As en Sb.
4. Werkwijze volgens conclusie 3s met het kenmerk dat als verontreiniging As wordt toegepast in een dosis van tenminste 5· 10^ At/cm^.
5. Werkwijze volgens een van de voorgaande conclu sies, met het kenmerk dat als eerste siliciumoxydelaag die op de genoemde aangrenzende oppervlaktedelen van het halfgeleiderlichaam naast het tweede masker en die samen met het tweede masker het derde masker vormt, een laag met een 20 dikte van ten hoogste ongeveer 0,5^um wordt toegepast.
6. Werkwijze volgens conclusie 5» met het kenmerk dat de eerste siliciumoxydelaag, na het aanbrengen van de verontreinigingen in het halfgeleiderlichaam ter verkrijging van de oppervlaktezones van het tweede geleidingstype 25 en voor het aanbrengen van het verzonken oxydepatroon, de siliciumoxydelaag wordt verwijderd waardoor het verzonken oxydepatroon een praktisch uniforme dikte vertoont.
7· Werkwijze volgens een of meer van de voorgaande conclusies, met het kenmerk dat na het aanbrengen van het 30 verzonken oxydepatroon in de mesa's ter plaatse van de con-tactgebieden van de oppervlaktezones contactzones van het tweede geleidingstype worden aangebracht via de openingen in het verzonken oxydepatroon.
8. Werkwijze volgens een of meer van de voorgaande 35 conclusies, met het kenmerk dat als maskeringslaag waaruit het eerste en het tweede masker worden gevormd een laag van siliciumnitride wordt toegepast.
9· Geïntegreerde schakeling vervaardigd door toepas- 790 3 1 58 20-4-79 3-/ PHN 9419 f sing van een werkwijze volgens een of meer van de voorgaande conclusies. 5 10 15 20 25 30 35 790 3 1 58
NL7903158A 1979-04-23 1979-04-23 Werkwijze voor het vervaardigen van een veldeffekt- transistor met geisoleerde poortelektrode, en transistor vervaardigd door toepassing van een derge- lijke werkwijze. NL7903158A (nl)

Priority Applications (10)

Application Number Priority Date Filing Date Title
NL7903158A NL7903158A (nl) 1979-04-23 1979-04-23 Werkwijze voor het vervaardigen van een veldeffekt- transistor met geisoleerde poortelektrode, en transistor vervaardigd door toepassing van een derge- lijke werkwijze.
CA000350071A CA1146675A (en) 1979-04-23 1980-04-17 Method of manufacturing an insulated gate field-effect transistor using narrow silicon nitride strip mask
GB8012778A GB2047961B (en) 1979-04-23 1980-04-18 Self-registered igfet structure
IT21514/80A IT1140878B (it) 1979-04-23 1980-04-18 Metodo di fabricazione di un transistore ad effetto di campo, a porta isolata e transistore fabbricato con l'ausilio di tale metodo
FR8008773A FR2455361A1 (fr) 1979-04-23 1980-04-18 Procede pour fabriquer un transistor a effet de champ a porte isolee et transistor fabrique a l'aide d'un tel procede
US06/141,510 US4343079A (en) 1979-04-23 1980-04-18 Self-registering method of manufacturing an insulated gate field-effect transistor
DE19803015101 DE3015101A1 (de) 1979-04-23 1980-04-19 Verfahren zur herstellung eines feldeffekttransistors mit isolierter gate-elektrode und durch ein derartiges verfahren hergestellter transistor
JP5181280A JPS55141758A (en) 1979-04-23 1980-04-21 Method of fabricating insulated gate field effect transistor
CH3064/80A CH653482A5 (de) 1979-04-23 1980-04-21 Verfahren zur herstellung einer integrierten schaltung mit einem feldeffekttransistor und durch ein derartiges verfahren hergestellte schaltung.
AU57651/80A AU537858B2 (en) 1979-04-23 1980-04-21 Fet zones formed in a self registering manner

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL7903158 1979-04-23
NL7903158A NL7903158A (nl) 1979-04-23 1979-04-23 Werkwijze voor het vervaardigen van een veldeffekt- transistor met geisoleerde poortelektrode, en transistor vervaardigd door toepassing van een derge- lijke werkwijze.

Publications (1)

Publication Number Publication Date
NL7903158A true NL7903158A (nl) 1980-10-27

Family

ID=19833027

Family Applications (1)

Application Number Title Priority Date Filing Date
NL7903158A NL7903158A (nl) 1979-04-23 1979-04-23 Werkwijze voor het vervaardigen van een veldeffekt- transistor met geisoleerde poortelektrode, en transistor vervaardigd door toepassing van een derge- lijke werkwijze.

Country Status (10)

Country Link
US (1) US4343079A (nl)
JP (1) JPS55141758A (nl)
AU (1) AU537858B2 (nl)
CA (1) CA1146675A (nl)
CH (1) CH653482A5 (nl)
DE (1) DE3015101A1 (nl)
FR (1) FR2455361A1 (nl)
GB (1) GB2047961B (nl)
IT (1) IT1140878B (nl)
NL (1) NL7903158A (nl)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5252505A (en) * 1979-05-25 1993-10-12 Hitachi, Ltd. Method for manufacturing a semiconductor device
JPS55156370A (en) * 1979-05-25 1980-12-05 Hitachi Ltd Manufacture of semiconductor device
JPS60106142A (ja) * 1983-11-15 1985-06-11 Nec Corp 半導体素子の製造方法
US4675982A (en) * 1985-10-31 1987-06-30 International Business Machines Corporation Method of making self-aligned recessed oxide isolation regions
DE69324637T2 (de) 1992-07-31 1999-12-30 Hughes Electronics Corp., El Segundo Sicherheitssystem für integrierte Schaltung und Verfahren mit implantierten Leitungen
US5973375A (en) * 1997-06-06 1999-10-26 Hughes Electronics Corporation Camouflaged circuit structure with step implants

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3698966A (en) * 1970-02-26 1972-10-17 North American Rockwell Processes using a masking layer for producing field effect devices having oxide isolation
NL164424C (nl) * 1970-06-04 1980-12-15 Philips Nv Werkwijze voor het vervaardigen van een veldeffect- transistor met een geisoleerde stuurelektrode, waarbij een door een tegen oxydatie maskerende laag vrijgelaten deel van het oppervlak van een siliciumlichaam aan een oxydatiebehandeling wordt onderworpen ter verkrijging van een althans gedeeltelijk in het siliciumlichaam verzonken siliciumoxydelaag.
NL173110C (nl) * 1971-03-17 1983-12-01 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting, waarbij op een oppervlak van een halfgeleiderlichaam een uit ten minste twee deellagen van verschillend materiaal samengestelde maskeringslaag wordt aangebracht.
JPS5528229B1 (nl) * 1971-03-19 1980-07-26
FR2134290B1 (nl) * 1971-04-30 1977-03-18 Texas Instruments France
NL7113561A (nl) * 1971-10-02 1973-04-04
US4023195A (en) * 1974-10-23 1977-05-10 Smc Microsystems Corporation MOS field-effect transistor structure with mesa-like contact and gate areas and selectively deeper junctions
US4013484A (en) * 1976-02-25 1977-03-22 Intel Corporation High density CMOS process
JPS52131483A (en) * 1976-04-28 1977-11-04 Hitachi Ltd Mis-type semiconductor device
NL185376C (nl) * 1976-10-25 1990-03-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
JPS53123678A (en) * 1977-04-04 1978-10-28 Nec Corp Manufacture of field effect semiconductor device of insulation gate type
JPS53123661A (en) * 1977-04-04 1978-10-28 Mitsubishi Electric Corp Manufacture of semiconductor device
JPS53144280A (en) * 1977-05-23 1978-12-15 Hitachi Ltd Mis semiconductor device
US4268950A (en) * 1978-06-05 1981-05-26 Texas Instruments Incorporated Post-metal ion implant programmable MOS read only memory
US4168999A (en) * 1978-12-26 1979-09-25 Fairchild Camera And Instrument Corporation Method for forming oxide isolated integrated injection logic semiconductor structures having minimal encroachment utilizing special masking techniques

Also Published As

Publication number Publication date
FR2455361A1 (fr) 1980-11-21
FR2455361B1 (nl) 1983-04-29
AU5765180A (en) 1980-10-30
GB2047961A (en) 1980-12-03
JPS55141758A (en) 1980-11-05
CA1146675A (en) 1983-05-17
DE3015101A1 (de) 1980-11-06
US4343079A (en) 1982-08-10
DE3015101C2 (nl) 1990-03-29
AU537858B2 (en) 1984-07-19
CH653482A5 (de) 1985-12-31
IT1140878B (it) 1986-10-10
GB2047961B (en) 1983-08-03
IT8021514A0 (it) 1980-04-18

Similar Documents

Publication Publication Date Title
US4084175A (en) Double implanted planar mos device with v-groove and process of manufacture thereof
US4663644A (en) Semiconductor device and method of manufacturing the same
US4466175A (en) Manufacture of vertical insulated gate field effect transistors
EP0511370A1 (en) Method of making an MOS EEPROM floating gate transistor cell
US5721148A (en) Method for manufacturing MOS type semiconductor device
US5300454A (en) Method for forming doped regions within a semiconductor substrate
US4611220A (en) Junction-MOS power field effect transistor
US4845051A (en) Buried gate JFET
EP0068071A1 (en) Punch through voltage regulator diodes and methods of manufacture
JPS6042626B2 (ja) 半導体装置の製造方法
EP0178000A2 (en) Method of forming submicron grooves in, for example, semiconductor material and devices obtained by means of this method
KR19980054327A (ko) 반도체 소자 및 그 제조방법
CA1142273A (en) Method of manufacturing a field effect transistor devices
US4001048A (en) Method of making metal oxide semiconductor structures using ion implantation
JPS6156874B2 (nl)
JPH11214529A (ja) Ｍｏｓデバイスの集積化方法及び半導体チイップ
US4904613A (en) Method of manufacturing a DMOS device
US4287660A (en) Methods of manufacturing semiconductor devices
NL7903158A (nl) Werkwijze voor het vervaardigen van een veldeffekt- transistor met geisoleerde poortelektrode, en transistor vervaardigd door toepassing van een derge- lijke werkwijze.
KR100282454B1 (ko) 트랜지스터의 구조 및 제조 방법
NL8102879A (nl) Zelfuitrichtende mos-fabricage.
US4735918A (en) Vertical channel field effect transistor
US3946419A (en) Field effect transistor structure for minimizing parasitic inversion and process for fabricating
KR100221061B1 (ko) 반도체장치 및 그 제조방법
US4011580A (en) Integrated circuit

Legal Events

Date Code Title Description
A1B A search report has been drawn up
A85 Still pending on 85-01-01
BC A request for examination has been filed
BI The patent application has been withdrawn