KR100206555B1 - 전력용 트랜지스터 - Google Patents

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KR100206555B1
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윤종용
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Abstract

본 발명은 전력용 트랜지스터에 관한 것으로서, 더욱 상세하게는, 원자층 격자 구조를 채용한 전력용 트랜지스터에 관한 것이다.
본 발명에서는 원자층 격자 구조와 P+ 클램핑 영역을 기본으로 하는 기본구조를 두 조각, 세 조각 또는 네 조각으로 나눈 뒤 이를 재배열하여 반복 가능한 원시 격자를 만들되, 필요한 경우 새로운 조각을 첨가한다.
이렇게 함으로써 채널 폭 길이가 늘어나 소자의 성능이 향상된다.

Description

전력용 트랜지스터
제1도는 종래의 N 채널(channel) 절연 게이트 바이폴라 트랜지스터의 단면도이고,
제2a도 및 b도는 종래의 전력용 트랜지스터의 단위 셀의 배치도이고,
제3도는 원자층 격자 구조를 채용한 종애의 전력용 트랜지스터의 단위 셀의 배치도이고,
제4a도 및 b도는 원자층 격자 구조를 변형한 종래의 전력용 트랜지스터를 도시한 도면으로서,
제4a도는 그 배치도이고,
제4b도는 제4a도의 D-D선을 잘라 도시한 사시도이며,
제5a도 및 b도는 본 발명의 실시예에서 기본이 되는 구조를 도시한 것으로서,
a도는 게이트 전극의 모양만을 도시한 평면도이고,
b도는 a도의 단면도이며,
제6도는 본 발명의 실시예에서 기본이 되는 구조를 도시한 것이고,
제7a도 내지 e도는 본 발명의 제1실시예에 따른 전력용 트랜지스터의 게이트 패턴을 도시한 평면도이고,
제8a도 내지 f도는 본 발명의 제2실시예에 따른 전력용 트랜지스터의 게이트 패턴을 도시한 평면도이고,
제9a도 내지 g도는 본 발명의 제3실시예에 따른 전력용 트랜지스터의 게이트 패턴을 도시한 평면도이며,
제10도는 본 발명의 제3실시예에 따른 전력용 트랜지스터의 배치도이다.
본 발명은 전력용 트랜지스터에 관한 것으로서, 더욱 상세하게는, 원자층 격자 구조를 채용한 전력용 트랜지스터에 관한 것이다.
일반적인 전력용 트랜지스터로는 이중 확산 모스 전계 효과 트랜지스터(DMOSFET : double-diffused metal-oxide-silicon field effect transistor)와 절연 게이트 바이폴라 트랜지스터(IGBT : insulated gate bipolar transistor)가 주로 사용된다.
그러면, 첨부한 도면을 참고로 하여 종래의 전력용 트랜지스터에 대하여 상세히 설명한다.
제1도에 도시한 단면도는 종래의 N 채널(channel)절연 게이트 바이폴라 트랜지스터의 단면도로서, 가장 일반적인 형태의 것이다.
P+형의 반도체 기판(1) 위에 N+형의 버퍼층(buffer layer)(2)이 형성되어 있고, 버퍼층(2) 위에는 N-에피층(epi layer)(3)이 형성되어 있다. 에피층(3)에는 P형 우물(well)(4)이 형성되어 있으며, P형 우물(4) 안의 한 쪽에는 N+ 영역(region)(7)이 형성되어 있다.
P형 우물 (4)은 고농도인 P+ 영역(5)과 그보다 농도가 낮은 P 영역(6)으로 나뉘어 있으며, P 영역(6)은 N+ 영역(7)밑에 위치한다.
에피층(3), P 영역(6), N+ 영역(7)의 위에는 게이트(gate)(10)구조가 형성되어 있는데, 게이트(10)는 게이트 전극(11)과 이를 둘러싸고 있는 게이트 절연층(gate insulating layer)(12)으로 이루어진다.
또, P+ 영역(5) 및 N+ 영역(5)은 전면에 걸쳐 형성되어 있는 이미터 전극(emitter electrode)(13)과 접촉하고 있으며, 기판(1)의 하부에는 컬렉터 전극(collector electrode)(14)이 형성되어 있다.
한편, 전력 트랜지스터의 하나인 DMOSFET는 기판(1)의 도정형이 N+형이라는 사실을 제외하면, 제1도와 동일한 구조를 가지고 있다.
한편, 제1도의 구조를 평면으로 보면 제2도의 (a) 및 (b)와 같은데, 제2도의 (a) 및 (b)에서 A-A선의 단면이 제1도에 해당하며, 빗금친 부분은 게이트 전극을 나타내고, 화살표는 정공 전류의 흐름을 나타낸다.
제2도 (a)는 게이트 전극(11)의 모양이 정사각의 띠 모양인 경우로서, 게이트 전극(11) 내부에 역시 정사각의 띠 모양으로 N+ 영역(7)이 형성되어 있으며, 그 안에 정사각형의 P+ 영역(5)이 형성되어 있다.
제2도 (b)는 게이트 전극(11)의 모양이 선형인 경우로서, 평행한 두 게이트 전극(11) 사이의 중앙부에 선형의 P+영역(5)이 형성되어 있고 P+ 영역(5)과 양 게이트 전극(11)의 사이에는 역시 선형의 N+ 영역(7)이 형성되어 있다.
종래의 전력용 반도체 장치는 이러한 구조를 하나의 단위 셀로 하여 수많은 셀을 포함하고 있다.
이러한 구조의 종래의 절연 게이트 바이폴라 트랜지스터에는, 게이트 전극(11)에 적정한 전압이 인가되면, 게이트 전극(11) 하부의 기판(1)으로부터 버퍼층(2) 및 에피층(3)을 지나 P형 우물(4)로 주입된 정공 전류가 N+ 영역(7) 바로 밑 부분으로 흘러 이미터 전극(13)으로 빠져나간다.
따라서 제2도 (a)의 구조에서 보면 정공 전류가 게이트 전극(11)으로 한정되는 정사각형의 영역으로 모여들고, 제2도 (b)의 구조의 경우에는 게이트 전극(11)과 수직으로 서로 평행하게 P+ 영역(5)으로 흘러간다.
그런데, N+ 영역(7)의 밑으로 흐르는 정공 전류가 크면, 채널의 아래에서부터 이미터 전극(13)과의 접촉부가지의 P형 우물(4)의 전위차가 커지는데, N+ 영역(7)과 P형 DNNAF(4)은 이미터 전극(13)에 의하여 단락되어 있으므로 채널 아래 부분의 P형 우물(4)과 N+ 영역(7) 사이에 이 전위차가 인가된다.
그러면, N+ 영역(7)에서 P형 우물(4)로 전자가 주입되고, 이에 따라 N+ 영역(7), P형 우물(4) 및 N- 에피층(3)으로 이루어지는 NPN 트랜지스터가 동작한다.
이 NPN 트랜지스터는 결국 P+형 기판(1), N- 에피층(3) 및 P형 우물(4)로 이루어지는 PNP 트랜지스터의 베이스(base) 전류를 공급하는 셈이 되므로, 게이트(10)의 전압을 조절하여 채널 전류를 차단하더라도 PNP 트랜지스터의 전류가 계속 흐른다. 이러한 형상을 래치업(latch-up)이라고 하며 이 래치업 현상은 동작 가능한 전류의 크기가 제한되는 주원인이며, 래치업 현상이 오래 지속되는 경우 발열에 따른 온도의 상승으로 소자가 파괴된다는 문제점이 있다.
이러한 문제점을 해결하기 위해서는 래치업 상태로 전환하기 시작하는 전류를 더 크게 하여야 하는데, 이를 위해서는 N+ 영역(7) 밑의 P 영역(6) 부분의 저항을 작게 만들어 전위차가 작아지도록 하는 방법들이 제안되었다.
이 중 하나로는 원자층 격자(ALL : atomic layer lattice)구조를 들 수 있으며, 이 방법을 이용하면 소자의 저항을 그다지 저하시키지 않고 전위차를 줄일 수 있다.
그러면, 원자층 격자 구조를 채용한 종래의 전력용 트랜지스터를 제3도를 참고로 하여 상세히 설명한다.
제3도는 종래의 전력용 트랜지스터의 단위 셀의 배치도로서, 제3도의 C-C선의 단면은 제1도에서 오른쪽 반을 잘라 왼쪽에 붙인 것에 해당하며, 빗금친 부분은 게이트 전극을 나타내고, 화살표는 정공 전류의 흐름을 표시한다.
제3도의 구조에서는 제2도 (a) 및 (b)의 구조와는 달리, 게이트 전극(11)의 모양이 원형이며, 게이트 전극(11) 사이를 연결하는 폭이 작은 다리(20)가 게이트 전극(11)과 동일한 단면 구조로 형성되어 있다.
게이트 전극(11)의 둘레를 N+ 영역(7)이 둘러싸고 있으며, 그 둘레를 다시 P+ 영역(5)이 둘러싸고 있다.
그런데, 앞서 설명한 바와 같이 정공 전류는 게이트 전극(11)의 하부 기판(1)으로부터 위로 올라와 N+ 영역(7) 밑을 지나 P+ 영역(5)으로 들어가야 하므로, 제2도 (a)의 구조에서는 게이트 전극(11)이 한정하는 영역으로 정공 전류가 모여들고, 제2도 (b)의 구조의 경우에는 게이트 전극(11)과 수직으로 그리고 서로 평행하게 흐르는 데 비하여, 제3도의 원자층 격자 구조의 경우에는 정공 전류가 게이트 전극(11)으로부터 방사형으로 흩어진다.
그런데, 동일한 채널 길이에서 동일한 밀도의 정공 전류가 흐르는 경우 N+ 영역(7)이 위치한 곳이 정공 전류가 모여드는 부분의 위라면, 전류의 집중에 의하여 전류 밀도가 이에 따라 전압 강하가 커진다.
반대로, 정공 전류가 흩어지는 부분의 위라면, 전류의 분산에 의하여 전류 밀도가 작아지고 이에 따라 전압 강하가 작아진다.
전류가 분산도기 위해서는 제3도의 경우와 같이, 게이트 전극(11)의 모양이 볼록해야 한다.
따라서 게이트 전극(11)의 모양이 볼록한 원형인 제3도의 원자층 격자 구조의 경우에는 제2도 (a) 및 (b)의 구조에 비하여 전압 강하가 잘 일어나지 않고 이에 따라 래치업 현상이 잘 발생하지 않는다.
그러나, 이러한 원자층 격자 구조를 가진 소자에서는 종래의 소자와 마찬가지로 에벌랜치(avalanche) 항복(breakdown)이 일어날 때, 소자의 활성 영역(active area), 특히 채널 부근에서 항복이 일어나면 소자가 손상될 우려가 있다는 문제점이 있다.
이러한 문제점을 극복하기 위하여 활성 영역과 좀 떨어진 곳에서 활성 영역의 항복 전압보다 약간 낮은 전압에서 항복이 일어나면 그 곳에서 전압 충격을 전압 충격을 흡수하여 인가된 전체 전압이 줄어들고, 그에 따라 활성 영역의 소자가 보호된다.
이를 위하여 셀의 사이에 구형 접합을 넣는 구조가 미합중국 특허 제5,136,349호에서 제시되었다.
이를 제4도 (a) 및 (b)를 참고로 하여 상세히 설명한다.
제4도 (a) 및 (b)는 앞에서 언급한 미합중국 특허 제5,136,349호에 기재된 전력용 트랜지스터를 도시한 도면으로서, 제4도 (a)는 그 배치도이고, 제4도 (b)는 제4도 (a)의 D-D선을 잘라 도시한 사시도이다.
이 구조는 제3도의 원자층 격자 구조를 기본으로 하는 것으로서, 게이트 전극(11)이 원형 대신 정사각형으로 만들어져 있다는 점이 약간 다르다.
이 구조가 제3도의 원자층 격자 구조와 다른 중요한 차이점은 정사각형의 게이트 전극(11) 중앙에 P+형의 구형의 클램핑(clamping) 영역(30)이 형성되어 있다는 점이다.
이 클램핑 영역(30)은 구형으로 되어 있기 때문에, 클램핑 영역(30)의 접합은 활성 영역의 원통형 접합에서보다 항복 전압이 낮아, 활성 영역에서 항복이 일어나기 전에 이 부분에서 항복이 일어난다.
따라서, 이러한 클램핑 영역(30)을 통하여 먼저 항복을 일으킴으로써 소자를 보호할 수 있다.
그런데, 이러한 전력용 트랜지스터의 문제점 중 하나는 종래의 정사각 띠 또는 선형 구조의 전력용 트랜지스터에 비하여 ON 전압이 0.2 V 정도 높다는 것인데 이의 원인 중 하나로 게이트 전극(11)을 서로 연결하여 전압을 전달해 주는 다리(20)가 차지하는 면적을 들고 있으며 인느 제2도 (a) 및 (b)의 구조뿐 아니라 제3도의 구조도 역시 해당한다.
이 다리(20)는 게이트 전극(11)과 동일한 단면 구조를 가지고 있기 때문에 그 하부에 채널을 형성시킬 수 있다.
그러나, 기생 접합 전계효과 트랜지스터(JFET : junction field effect transistor) 효과 때문에 이 채널은 전류의 흐름에 크게 도움을 주지 못한다.
뿐만 아니라, 다리(20)와 게이트 전극(11)이 연결되는 부분은 오목하므로 이 부분에서 래치업이 잘 일어날 수 있다.
따라서 이 다리(20)는 전압을 전달하는 역할만을 할 뿐 채널 폭이나 길이 따위의 소자의 성능에 전혀 기여하지 못하므로, 다리(20)및 이를 둘러싸고 있는 절연막이 차지하는 면적은 쓸데없이 낭비하는 면적이 된다.
따라서, 다리(20)의 면적을 줄여 채널의 폭과 길이를 넓히는 것이 바람직하다.
그런데, 이를 위해서 다리(20)의 폭을 줄이면, 다리(20)의 저항이 커지므로 게이트 전압의 전달이 잘 되지 않아 소자의 속도가 둔화할 수 있다.
다리(20)의 저항은 다리(20)의 길이에 비례하고 다리(20)의 단면적에 반비례하므로 다리(20)의 저항이 커지지 않게 하려면 다리(20)의 길이를 같은 비율로 줄여야 한다.
그러나, 다리(20)의 길이를 줄이면, 인접 셀의 게이트 절연층(제1도의 12)끼리 닿아 이미터 전극(제1도의 13)을 적절하게 만들어 주기 어려울 뿐 아니라, N+ 영역(7)끼리 닿는 경우 정공이 N+ 영역(7) 밑을 멀리 이동해야 하므로 래치업이 일어날 가능성이 크다는 문제점이 있다.
본 발명은 이러한 문제점을 극복하기 위한 것으로서, 원자층 격자 구조의 전력 트랜지스터에서 게이트 전극을 연결하는 다리를 없앰으로써 채널의 폭과 길이를 크게하여 소자의 성능을 향상시키면서도, 애벌랜치 항복으로부터 소자를 보호할 수 있도록 하는 데에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 전력용 트랜지스터는, 반도체층과 바도체층의 전류의 흐름을 제어하는 게이트 전극을 포함하며, 게이트 전극의 가장자리는 오목부와 볼록부를 가지고 있으며, 오목부는 볼록부에 비하여 곡률이 크다.
여기에서 오목부와 볼록부는 번갈아 형성되어 있는 것이 바람직하다.
특히, 오목부 및 볼록부는 원의 일부일 수 있으며, 서로 마주보고 있는 것이 바람직하다.
게이트 전극이 형성되어 있지 않은 부분은 닫혀 있는 영역일 수도 있고, 아니면 띠 모양일 수도 있다.
그리고, 게이트 전극의 한 쪽 가장자리의 오목부에 다른 가장자리의 볼록부가 대응하도록 형성되어 있는 것이 좋다.
본 발명에 다른 전력용 트랜지스터는, 반도체층과 반도체층에 흐르는 전류를 제어하는 그런데 게이트 전극을 포함하며, 게이트 전극은 일정 폭을 가지고 있는 띠의 모양이며, 게이트 전극의 가장자리에는 오목부와 볼록부가 교대로 형성되어 있고, 게이트 전극의 한 쪽 가장자리의 오목부가 다른 쪽 가장자리의 볼록부와 대응하도록 형성되어 있다.
본 발명에 따른 다른 전력용 트랜지스터는, 반도체층과 반도체층에 흐르는 전류를 제어하는 게이트 전극을 포함하며, 게이트 전극이 형성되지 않은 반도체층의 비전극부의 가장자리는 볼록부는 인접한 비전극부의 오목부와 마주보고 있다.
이 때, 비전극부는 규칙적으로 배열되어 있고, 대칭이 그런데 구조를 가지고 있는 것이 바람직하다.
본 발명에 따른 다른 전력용 트랜지스터는, 반도체층과 반도체층에 흐르는 전류를 제어하는 게이트 전극을 포함하며, 게이트 전극이 형성되지 않은 반도체층의 비전극부의 가장자리는 네 곳의 오목부와 네 곳의 볼록부를 가지고 있는 폐곡선을 이루며 비전극부의 가장자리의 볼록부는 정면으로부터 한 쪽 측면까지는 인접한 비전극부의 볼록부, 오목부, 볼록부와 차례로 마주보고 있고, 다른 쪽 측면으로는 두 번째 인접한 비전극부의 볼록부와 마주 보고 있다.
여기에서는 비전극부는 규칙적으로 배열되어 있고 대칭인 것이 좋다.
이상의 전력용 트랜지스터에서, 게이트 전극이 형성되어 있지 않은 반도체층에는 고농도의 P+영역이 형성되어 있고, 게이트 전극이 형성되어 있지 않은 반도체층에서 볼록부 주위에는 N+ 영역이 형성되어 있는 것이 바람직하다.
이상과 같이 원자층 격자 구조를 변형하여 형성하면, 채널 폭 길이가 늘어나 소자의 성능이 향상된다.
그러면, 첨부한 도면을 참고로 하여 본 발명에 따른 전력용 트랜지스터의 실시예를 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
본 발명의 실시예에서는 원자층 격자에 클램핑 영역이 추가된 구조를 기본으로 하여 이를 변형한 구조를 만든다.
제5도 (a) 및 (b)는 본 발명의 실시예에서 기본이 되는 구조를 도시한 것으로서, (a)는 게이트 전극의 모양만을 도시한 평면도이고, (b)는 (a)의 단면도이다.
제5도 (a)에 도시한 바와 같이, 게이트 전극(11)의 모양은 중앙에 구멍이 뚫려있는 원형이다.
이 때 게이트 전극(11) 바깥 쪽의 곡률이 작고 볼록한 가장자리 주의는 P형 우물(4)의 고농도 부분 및 N+ 영역(7)이 형성되어 있고, 게이트 전극(11) 안 쪽의 곡률이 크고 오목한 가장자리 주의는 P+ 클램핑 영역(30)이 형성되어 있다.
그러면, 그 단면을 제5도 (b)를 참고로 설명한다.
P+ 형의 반도체 기관(1) 위에 버퍼층(2)이 형성되어 있고, 버퍼층(2) 위에는 N- 에 피층(3)이 형성되어 있다.
에피층(3)에는 P형 우물(4)이 형성되어 있으며, P형 우물(4) 안의 한 쪽에는 N+ 영역(7)이 형성되어 있다.
P형 우물(4)은 고농도인 P+ 영역과 그보다 농도가 낮은 P 영역으로 나뉘어 있으며, P 영역은 N+ 영역(7) 밑에 위치한다.
P형 우물(4)의 중간에는 P+ 클램핑 영역(30)이 존재한다.
에피층(3), P 영역(6), N+ 영역(7) 및 클램핑 영역(30)의 위치에는 게이트(10) 구조가 형성 되어있는데, 게이트(10)는 게이트 전극(11)과 이를 둘러싸고 있는 게이트 절연층(12)으로 이루어진다.
기본 평면 구조로는 제5도 (a)와 같은 원형외에도 제6도와 같이 벌집형 또는 정육각형을 택할 수도 있다. 제6도와 같은 구조의 단면은 기본적으로 제5도 (b)의 구조와 동일하다.
그러면, 제5도 (a) 또는 제6도와 같은 기본 구조를 변형하여 본 발명의 실시예에 따른 전력용 트랜지스터의 구조를 만드는 방법을 개략적로 설명한다.
먼저, 기본 구조를 대칭이 되도록 균분한다.
구분한 조각을 재배열하여 반복 가능한 원시 격자를 만드는데, 곡률이 크고 오목한 가장자리와 곡률이 작고 볼록한 가장자리가 만나도록 한다.
그러면 재배열한 후의 가장자리는 곡률이 작고 볼록한 볼록부와 곡률이 크고 오목한 오목부로 이루어진다.
이 때, 반복 가능한 원시 격자를 만들기 위하여 필요한 경우 특수한 모양을 삽입한다.
마지막으로, 원시 격자를 여럿 모으고 가장자리를 적절히 처리하여 상화좌우로 반복 가능한 직사각형의 단위 격자를 만든다.
이러한 이동 과정에서 게이트 전극(11) 하부의 구조도 함께 이동한다.
그러면, 먼저, 제7도 (a) 내지 (e)를 참고로 하여 본 발명의 제1실시예에 따른 전력용 트랜지스터의 구조를 설명한다.
제6도 (a)는 제5도 (a)에 도시한 바와 같은 기본 구조이다.
여기에서 정사각형의 한 변의 길이를 한 피치(pitch)로 보고 이를 수직선으로 쪼개어 두 개의 조각(110,120)을 만든다.
먼저 제6도 (b)에서와 같이 제6도 (a)의 구조에서 오른쪽 조각(200)을 반 피치만큼 위로 이동시킨다.
그러면, 오른쪽 조각에서 곡률이 큰 가장자리와 왼쪽 조각에서 곡률이 큰 가장자리와 오른쪽 조각에서 곡률이 작은 가장자리가 만난다.
이 구조는 그 자체로 반복 가능한 원시 격자이다.
제6도 (c)와 같이 제6도 (b)와 같은 원시 격자를 두 개 짜 맞춘다.
제6도 (d)와 같은 정사각형의 반복 단위 격자를 분리해 낸다.
마지막으로 제6도 (e)와 같이 제6도 (d)의 단위 격자를 상하 좌우로 배열하면, 제1실시예에 따른 구조가 완성된다.
결국 이러한 제1실시예에 따른 전력용 트랜지스터의 게이트 전극(11)의 평면 구조는 폭이 있어 양쪽 가장자리를 가지고 있는 띠의 모양으로 볼 수 있다.
이 때, 띠의 가장자리는 오목부(a)와 블록부(b)가 교대로 형성되어 있는 모양이며, 띠의 한쪽 가장자리의 오목부(a)가 다른 쪽 가장자리의 볼록부(b)와 대응하도록 형성되어 있으며 오목부(a)의 곡률은 볼록부(b)의 곡률보다 작아 오목부 부근의 공간이 볼록부(b)의 공간보다 작다.
이 모양은 동물의 창자와 비슷하므로 창자형 격자(intestine cell)로 부르자.
원형 기본 구조를 이등분하여 재결합시킨 창자형 격자의 경우에는 어떠한 다른 요소들을 부가하지 않고는 원자층 격자 구조만을 변형하되 다리를 생략하면서 게이트 전극을 연결시키기 때문에 채널 폭 길이가 길어진다.
다만, 유의하여야 할 점은 게이트 전극이 여러 개의 띠로 이루어져 있기 때문에 게이트선의 설계를 적절히 해주어야 한다는 것이다.
다음은 제8도 (a) 내지 (f)를 참고로 하여 본 발명의 제2실시예에 따른 전력용 트랜지스터의 평면 구조를 설명한다.
본 실시예에서의 기본 구조는 제8도 (a)에 도시한 바와 같이 벌집형이다.
이 구조를 삼등분하여 세 개의 조각(210, 220, 230)으로 나눈다.
이 세 개의 조각(210, 220, 230)을 제8도 (b)에 도시한 바와 같이 채널 위의 가장자리가 안쪽으로 모이고 클램핑 영역 위의 가장자리가 바깥으로 향하도록 재배열한다.
이는 제8도 (a)에서 안 쪽과 바깥쪽이 뒤집힌 구조이다.
그런데 제8도 (b)의 구조는 반복 가능하지 않으므로 두 개의 정삼각형 조각(240, 250)을 서로 마주 보도록 추가한다.
이 때 정삼각형 조각의 세 꼭지점에는 게이트 전극이 형성되어 있지 않고 그 아래에는 P+ 영역이 형성되어 있다.
이렇게 하면 반복 가능한 마름모꼴의 원시 격자가 된다.[제8도 (c) 참고]
이러한 원시 격자를 네 개 모으면 제8도 (d)와 같은 구조가 되고, 제8도 (e)와 같이 반복 가능한 직사각형의 단위 격자를 잘라낼 수 있다.
마지막으로 이러한 단위 격자를 상하 좌우로 배열하면 제8도 (f)와 같은 구조가 된다.
결국 이러한 제2실시예에 따른 전력용 트랜지스터의 평면 구조에서는 게이트 전극이 형성되어 있지 않은 비전극부(260)가 규칙적으로 다수 배열되어 있고, 각 비전극부(260)의 가장자리 모양은 오목부가 세 곳이고 볼록부가 세 곳인 Y자형이다.
한 비전극부(260)의 볼록부는 인접한 비전극부(260)의 볼록부와 마주 볼록도 배열되어 있다.
이러한 구조는 육각형의 기본 구조를 뒤집어서 형성한 것이므로 뒤집힌 육각형 격자(inverted hexagonal cell)이라고 부르자.
이 뒤집힌 육각형 격자의 경우에는 정삼각형 조각 두 개가 원자층 격자 구조에 포함된 것임한편 그 면적은 전체의 25%에 해당한다.
따라서 이 구조는 게이트 전극을 연결하는 다리 때문에 잃고 있는 채널 폭 길이가 25% 이상인 종래의 원자층 격자 구조의 경우보다 채널 폭 길이가 더 길다.
그런데 벌집 구조로 원타층 격자를 쌓으면, 직각으로 쌓을 때보다 16% 정도 조밀하게 쌓을 수 있으므로 결과적으로 이상적인 원자층 격자 구조, 즉 다리의 폭이 무한히 좁은 구조가 직각으로 쌓인 경우에 비하여 87%의 채널 효율을 가진다.
그리고 창자형 격자와는 달리 게이트 전극이 모두 연결되어 있으므로 게이트선의 설계가 까다롭지 않다.
다음, 마지막으로 제9도 (a) 내지 (f)를 참고로 하여 본 발명의 제3실시예에 따른 전력용 트랜지스터의 평면 구조를 설명한다.
본 실시예에서의 기본 구조는 제9도 (a)에 도시한 바와 같이 원형이다.
이 구조를 사등분하여 네 개의 조각(310, 320, 330, 340)으로 나눈다.
제9도 (b)에 도시한 바와 같이 이 네 조각 (310, 320, 330, 340)중에서 좌하 조각(310)과 우하 조각(320)의 위치를 바꾸고 우상 조각(330)을 좌하 조각(310)의 오른쪽에 붙인다.
이러한 구조 네 개를 우상 조각(330)이 서로 접하도록 붙이면, 바람개비와 같은 모양이 된다.
그런데 제9도 (b)의 구조는 반복 가능하지 않으므로 제9도 (c)와 같은 모양의 네 개의 정사각형 조각(340)을 각각 더하여 십자형의 원시 격자가 되도록 한다.
이 때 정사각형 조각의 네 꼭지점에는 게이트 전극이 형성되어 있지 않고 그 아래에는 P+ 영역이 형성되어 있다.[제9도 (d)에 참고]
이러한 원시 격자를 네 개 모으면 제9도 (e)와 같은 구조가 되고, 제9도 (f)와 같이 반복 가능한 직사각형의 단위 격자를 잘라 낼 수 있다.
마지막으로 이러한 단위 격자를 상하 좌우로 배열하면 제9도 (g)와 같은 구조가 된다.
결국 이러한 제3실시예에 따른 전력용 트랜지스터의 형성되어 있지 않은 비전극부(350)가 규칙적으로 다수 배열되어 있고, 각 비전극부(350)의 가장자리 모양은 오목부가 네 곳이고 볼록부가 네 곳이며 대칭인 모양이다.
여기에서 한 비전극부(350)의 볼록부는 그 비전극부(350)의 바깥쪽 정면(X)에서부터 외쪽 방향(Z)까지는 가장 인접한 비전극부(260)의 볼록부, 오목부, 볼록부와 차례로 마주 보고 있고, 정면에서부터 오른쪽으로 45°방향(T)으로는 두 번째로 인접한 비전극부(350)의 볼록부와 마주 본다.
이러한 구조는 십자형의 원시 격자로 이루어진 것이므로 꽉찬 십자가 격자(close-packed cross cell)라고 부르자.
이 꽉찬 십자가 구조는 원자층 격자에서 비롯된 부분의 면적이 전체의 80%이다.
따라서 게이트 전극 사이의 다리 때문에 없어지는 채널 촉 길이의 비율이 20% 이상인 원자층 격자 구조보다 면적 당 채널 폭 길이가 크다.
또한 게이트 전극이 모두 연결되어 있어 창자형 격자보다 게이트선의 설계가 쉽다.
그러면, 제9도와 같은 구조를 가지는 전력용 트랜지스터의 배치를 제10도를 참고로 하여 상세히 설명한다.
게이트 전극(11) 패턴이 형성되어 있는 않은 비전극부(350)의 바깥을 따라 P+ 영역(360)이 형성되어 있다.
이 P+ 영역(360) 중에서 오목부(380) 부근은 기본 구조의 클램핑 영역[제5도 (b)의 도면 부호 30] 및 부가한 조각[제9도 (c)의 340]으로부터 나온 것이고, 볼록부(370) 부근은 기본 구조의 P형 우물[제5도 (b)의 도면 부호 4]로부터 나온 것이다.
비전극부(350)의 안쪽에는 비전극부(350)의 가장자리 모양을 따라 게이트 절연층(13)이 형성되어 있으며, 비전극부(350)의 불록부(370) 안쪽에는 N+ 영역(7)이 형성되어 있다.
이상과 같이 원자층 격자 구조를 변형하여 형성하면, 채널 폭 길이가 늘어나 소자의 성능이 향상된다.

Claims (26)

  1. 반도체층, 상기 반도체층의 전류의 흐름을 제어하는 게이트 전극을 포함하며, 상기 게이트 전극의 가장자리는 오목부와 볼록부를 가지고 있으며, 상기 오목부는 상기 볼록부에 비하여 곡률이 큰 전력용 트랜지스터.
  2. 제1항에서, 상기 오목부와 볼록부는 번갈아 형성되어 있는 전력용 트랜지스터.
  3. 제1항에서, 상기 오목부 및 볼록부는 원의 일부인 전력용 트랜지스터.
  4. 제1항에서, 상기 오목부와 볼록부는 서로 마주보고 있는 전력용 트랜지스터.
  5. 제1항에서, 상기 게이트 전극이 형성되어 있지 않은 부분은 닫혀 있는 영역인 전력용 트랜지스터.
  6. 제1항에서, 상기 게이트 전극은 띠 모양인 전력용 트랜지스터.
  7. 제6항에서, 상기 게이트 전극의 한쪽 가장자리의 오목부에 다른 가장자리의 볼록부가 대응하도록 형성되어 있는 전력용 트랜지스터.
  8. 제1항에서, 상기 게이트 전극이 형성되어 있지 않은 상기 반도체층에는 고농도의 P+ 영역이 형성되어 있는 전력용 트랜지스터.
  9. 제8항에서, 상기 게이트 전극이 형성되어 있지 않은 상기 반도체층에서 상기 볼록부 주위에는 N+ 영역이 형성되어 있는 전력용 트랜지스터.
  10. 반도체층, 상기 반도체층에 흐르는 전류를 제어하는 게이트 전극을 포함하는 전력용 트랜지스터로서, 상기 게이트 전극은 일정 폭을 가지고 있는 띠의 모양이며, 상기 게이트 전극의 한쪽 가장자리의 상기 오목부가 다른 쪽 가장자리의 볼록부와 대응하도록 형성되어 있는 전력용 트랜지스터.
  11. 제10항에서, 상기 오목부 및 볼록부는 원의 일부인 전력용 트랜지스터.
  12. 제11항에서, 상기 오목부의 곡률은 상기 볼록부의 곡률보다 큰 전력용 트랜지스터.
  13. 제10항에서, 상기 게이트 전극이 형성되어 있지 않은 상기 반도체층에는 고농도의 P+ 영역이 형성되어 있는 전력용 트랜지스터.
  14. 제13항에서, 상기 게이트 전극이 형성되어 있지 않은 상기 반도체층에서 상기 볼록부 주위에는 N+ 영역이 형성되어 있는 전력용 트랜지스터.
  15. 반도체층, 상기 반도체층에 흐르는 전류를 제어하는 게이트 전극을 포함하는 전력용 트랜지스터로서, 상기 게이트 전극이 형성되지 않은 상기 반도체층의 비전극부의 가장자리는 세 곳의 오목부와 세 곳의 볼록부를 가지고 있는 폐곡선을 이루며 상기 비전극부의 가장자리의 상기 블로부는 인접한 상기 비전극부의 오목부와 마주보는 전력용 트랜지스터.
  16. 제15항에서, 상기 비전극부는 규칙적으로 배열되어 있는 전력용 트랜지스터.
  17. 제15항에서, 상기 비전극부는 대칭인 구조를 가지고 있는 전력용 트랜지스터.
  18. 제15항에서, 상기 게이트 전극이 형성되어 있지 않은 상기 반도체층에는 고농도의 P+ 영역이 형성되어 있는 전력용 트랜지스터.
  19. 제18항에서, 상기 게이트 전극이 형성되어 있지 않은 상기 반도체층에서 상기 볼록부 주위에는 N+ 영역이 형성되어 있는 전력용 트랜지스터.
  20. 반도체층, 상기 반도체층에 흐르는 전류를 제어하는 게이트 전극을 포함하는 전력용 트랜지스터로서, 상기 게이트 전극이 형성되지 않은 상기 반도체층의 비전극부의 가장자리는 네 곳의 오목부와 네 곳의 볼록부를 가지고 있는 폐곡선을 이루며 상기 비전극부의 가장자리의 상기 블로부는 정면으로부터 한쪽 측면까지는 인접한 상기 비전극부의 볼록부, 오목부, 볼록부와 차례로 마주보고 있고, 다른 쪽 측면으로는 두 번째 인접한 비전극부의 볼록부와 마주 보고 있는 전력용트랜지스터.
  21. 제20항에서, 상기 오목부 상기 볼록부는 원의 일부인 전력용 트랜지스터.
  22. 제21항에서, 상기 오목부의 곡률은 상기 볼록부의 곡률보다 큰 전력용 트랜지스터.
  23. 제20항에서, 상기 비전극부는 규칙적으로 배열되어 있는 전력용 트랜지스터.
  24. 제20항에서, 상기 비전극부는 대칭인 구조를 가지고 있는 전력용 트랜지스터.
  25. 제20항에서, 상기 게이트 전극이 형성되어 있지 않은 상기 반도체층에는 고농도의 P+ 영역이 형성되어 있는 전력용 트랜지스터.
  26. 제25항에서, 기 게이트 전극이 형성되어 있지 않은 상기 반도체층에서 상기 볼록부 주위에는 N+ 영역이 형성되어 있는 전력용 트랜지스터.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0772241B1 (en) 1995-10-30 2004-06-09 STMicroelectronics S.r.l. High density MOS technology power device
EP0772242B1 (en) 1995-10-30 2006-04-05 STMicroelectronics S.r.l. Single feature size MOS technology power device
US5734186A (en) * 1996-09-16 1998-03-31 Delco Electronics Corporation CMOS voltage clamp
JP4527814B2 (ja) * 1997-06-11 2010-08-18 富士通セミコンダクター株式会社 半導体装置の製造方法
US6121089A (en) * 1997-10-17 2000-09-19 Intersil Corporation Methods of forming power semiconductor devices having merged split-well body regions therein
DE19808348C1 (de) * 1998-02-27 1999-06-24 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
DE19816448C1 (de) * 1998-04-14 1999-09-30 Siemens Ag Universal-Halbleiterscheibe für Hochspannungs-Halbleiterbauelemente, ihr Herstellungsverfahren und ihre Verwendung
EP0961325B1 (en) 1998-05-26 2008-05-07 STMicroelectronics S.r.l. High integration density MOS technology power device
US6344379B1 (en) 1999-10-22 2002-02-05 Semiconductor Components Industries Llc Semiconductor device with an undulating base region and method therefor
US6274896B1 (en) 2000-01-14 2001-08-14 Lexmark International, Inc. Drive transistor with fold gate
US6717785B2 (en) * 2000-03-31 2004-04-06 Denso Corporation Semiconductor switching element driving circuit
US6436773B1 (en) * 2001-05-01 2002-08-20 Advanced Micro Devices, Inc. Fabrication of test field effect transistor structure
JP2004335990A (ja) * 2003-03-10 2004-11-25 Fuji Electric Device Technology Co Ltd Ｍｉｓ型半導体装置
JP4082295B2 (ja) * 2003-07-11 2008-04-30 トヨタ自動車株式会社 半導体装置
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) * 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US20070057368A1 (en) * 2005-09-13 2007-03-15 Yueh-Se Ho Semiconductor package having plate interconnections
US7683464B2 (en) * 2005-09-13 2010-03-23 Alpha And Omega Semiconductor Incorporated Semiconductor package having dimpled plate interconnections
US7622796B2 (en) * 2005-09-13 2009-11-24 Alpha And Omega Semiconductor Limited Semiconductor package having a bridged plate interconnection
US8680658B2 (en) * 2008-05-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Conductive clip for semiconductor device package
EP3352224B1 (en) * 2017-01-24 2020-03-11 Nxp B.V. Semiconductor device comprising a switch
US11728422B2 (en) * 2019-11-14 2023-08-15 Stmicroelectronics S.R.L. Power MOSFET device having improved safe-operating area and on resistance, manufacturing process thereof and operating method thereof
IT202000015076A1 (it) 2020-06-23 2021-12-23 St Microelectronics Srl Dispositivo elettronico in 4h-sic con prestazioni di corto circuito migliorate, e relativo metodo di fabbricazione

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5135114B1 (ko) * 1970-12-28 1976-09-30
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
JPS5825264A (ja) * 1981-08-07 1983-02-15 Hitachi Ltd 絶縁ゲート型半導体装置
US4980740A (en) * 1989-03-27 1990-12-25 General Electric Company MOS-pilot structure for an insulated gate transistor
US5095343A (en) * 1989-06-14 1992-03-10 Harris Corporation Power MOSFET
EP0416805B1 (en) * 1989-08-30 1996-11-20 Siliconix, Inc. Transistor with voltage clamp
JPH0396282A (ja) * 1989-09-08 1991-04-22 Fuji Electric Co Ltd 絶縁ゲート型半導体装置
US5475243A (en) * 1991-07-02 1995-12-12 Fuji Electric Co., Ltd. Semiconductor device including an IGBT and a current-regenerative diode
KR940008009Y1 (ko) * 1991-12-24 1994-11-16 금성일렉트론 주식회사 가변 동작속도 트랜지스터
US5323036A (en) * 1992-01-21 1994-06-21 Harris Corporation Power FET with gate segments covering drain regions disposed in a hexagonal pattern
JPH05198593A (ja) * 1992-01-22 1993-08-06 Hitachi Ltd パラメータ抽出方法
JP3207615B2 (ja) * 1992-06-24 2001-09-10 株式会社東芝 半導体装置
US5198687A (en) * 1992-07-23 1993-03-30 Baliga Bantval J Base resistance controlled thyristor with single-polarity turn-on and turn-off control
US5258638A (en) * 1992-08-13 1993-11-02 Xerox Corporation Thermal ink jet power MOS device design/layout
DE4335298C1 (de) * 1993-10-15 1995-03-23 Siemens Ag Schaltungsstruktur mit mindestens einem bipolaren Leistungsbauelement und Verfahren zu deren Betrieb
US5399892A (en) * 1993-11-29 1995-03-21 Harris Corporation Mesh geometry for MOS-gated semiconductor devices
US5548133A (en) * 1994-09-19 1996-08-20 International Rectifier Corporation IGBT with increased ruggedness

Also Published As

Publication number Publication date
KR970054482A (ko) 1997-07-31
JPH09199727A (ja) 1997-07-31
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DE19654692A1 (de) 1997-07-03

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