JP2000058829A - 高密度ｍｏｓ技術パワ―デバイス構造 - Google Patents
高密度ｍｏｓ技術パワ―デバイス構造Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】
【課題】 第２導電型の半導体層(1) 中に形成された第
１導電型の基体領域(31A-31D) を具える高密度ＭＯＳ技
術パワーデバイスの構造を提供する。 【解決手段】 基体領域が少なくとも一組の複数の実質
的に直線状且つ実質的に平行の基体ストライプ(32)を具
え、接合領域(33)により各々の基体ストライプ(32)がそ
の端部で隣の基体ストライプ(32)に結合され、それによ
り前記少なくとも一組の複数の基体ストライプ(32)と前
記接合領域(33)とが連続的な蛇行形状基体領域(31A-31
D) を形成することを特徴とする。
１導電型の基体領域(31A-31D) を具える高密度ＭＯＳ技
術パワーデバイスの構造を提供する。 【解決手段】 基体領域が少なくとも一組の複数の実質
的に直線状且つ実質的に平行の基体ストライプ(32)を具
え、接合領域(33)により各々の基体ストライプ(32)がそ
の端部で隣の基体ストライプ(32)に結合され、それによ
り前記少なくとも一組の複数の基体ストライプ(32)と前
記接合領域(33)とが連続的な蛇行形状基体領域(31A-31
D) を形成することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、パワーＭＯＳＦＥ
Ｔ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、
その他のようなＭＯＳ技術パワーデバイスに関する。更
に特別には、本発明は、高い集積密度を達成するために
適したＭＯＳ技術パワーデバイス構造に関する。
Ｔ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、
その他のようなＭＯＳ技術パワーデバイスに関する。更
に特別には、本発明は、高い集積密度を達成するために
適したＭＯＳ技術パワーデバイス構造に関する。
【０００２】
【従来の技術】ＭＯＳ技術パワーデバイスの基本的な構
造はよく知られている。多量にドープされた同一の導電
型の半導体基板上に、又はＩＧＢＴの場合には第２の逆
の導電型の半導体基板上に、一般的に、エピタキシャル
成長によって形成される僅かにドープされた第１導電型
の半導体層（ドレイン層）の中に、第２導電型のいわゆ
る「基体領域」が形成される。この基体領域は、例えば
正方形、長方形又は六角形のような多角形セルの形をと
ることができ、又は、長く延びたストライプの形をとる
ことができる。基体領域は、一般的にポリシリコンから
なる絶縁ゲート層で覆われたチャネル領域を含む。基体
領域の中には、第１導電型のソース領域が設けられる。
造はよく知られている。多量にドープされた同一の導電
型の半導体基板上に、又はＩＧＢＴの場合には第２の逆
の導電型の半導体基板上に、一般的に、エピタキシャル
成長によって形成される僅かにドープされた第１導電型
の半導体層（ドレイン層）の中に、第２導電型のいわゆ
る「基体領域」が形成される。この基体領域は、例えば
正方形、長方形又は六角形のような多角形セルの形をと
ることができ、又は、長く延びたストライプの形をとる
ことができる。基体領域は、一般的にポリシリコンから
なる絶縁ゲート層で覆われたチャネル領域を含む。基体
領域の中には、第１導電型のソース領域が設けられる。
【０００３】各々の基体領域は、対応するチャネル領域
及びソース領域と共に基本ＭＯＳデバイスを形成する。
全ての基本ＭＯＳデバイスは相互に並列に接続され、Ｍ
ＯＳ技術パワーデバイスの全電流のうちのそれぞれに対
応する部分を受持つ。
及びソース領域と共に基本ＭＯＳデバイスを形成する。
全ての基本ＭＯＳデバイスは相互に並列に接続され、Ｍ
ＯＳ技術パワーデバイスの全電流のうちのそれぞれに対
応する部分を受持つ。
【０００４】パワーＭＯＳデバイスの性能の改善のため
の研究においては、一貫して集積密度が引き上げられて
いる。この方法においては、チップ面積の利用度が高め
られた。集積密度の増加は、同一チップ中に集積される
基本ＭＯＳデバイスの数が増加することを意味する。従
ってこれは、基本ＭＯＳデバイス即ち基体領域のサイズ
の小型化が進んだことを意味する。集積密度の画期的な
改善は、基体領域を正方形又は六角形ではなく長く延び
たストライプとすることによって得ることができる。
の研究においては、一貫して集積密度が引き上げられて
いる。この方法においては、チップ面積の利用度が高め
られた。集積密度の増加は、同一チップ中に集積される
基本ＭＯＳデバイスの数が増加することを意味する。従
ってこれは、基本ＭＯＳデバイス即ち基体領域のサイズ
の小型化が進んだことを意味する。集積密度の画期的な
改善は、基体領域を正方形又は六角形ではなく長く延び
たストライプとすることによって得ることができる。
【０００５】しかしながら、基体領域のサイズの小型化
は或る種の問題を生じさせる。例えば、一般的に図１乃
至３に示されるように、基体領域が長方形の場合を考え
る。図１は、ＭＯＳ技術パワーデバイスチップの小部分
について、この例ではＮ導電型と仮定するドレイン層１
のレベルにおける平面図である。Ｎ型ドレイン層１は、
デバイスの種類に応じて、Ｎ導電型又はＰ導電型のいず
れかである基板２の上に形成される（図３）。図１にお
いては、四つの基本ＭＯＳデバイスが図示されている。
各基本ＭＯＳデバイスは、Ｐ導電型のそれぞれの基体領
域３を有する。各基体領域はチャネル領域４を含み、図
３に示すように、その上にゲート酸化物層51及び一般的
にポリシリコンからなる導体ゲート層52を含む絶縁ゲー
ト５が設けられる。分かり易くするため、ソース領域は
以下の説明に関連がないので図示されていない。
は或る種の問題を生じさせる。例えば、一般的に図１乃
至３に示されるように、基体領域が長方形の場合を考え
る。図１は、ＭＯＳ技術パワーデバイスチップの小部分
について、この例ではＮ導電型と仮定するドレイン層１
のレベルにおける平面図である。Ｎ型ドレイン層１は、
デバイスの種類に応じて、Ｎ導電型又はＰ導電型のいず
れかである基板２の上に形成される（図３）。図１にお
いては、四つの基本ＭＯＳデバイスが図示されている。
各基本ＭＯＳデバイスは、Ｐ導電型のそれぞれの基体領
域３を有する。各基体領域はチャネル領域４を含み、図
３に示すように、その上にゲート酸化物層51及び一般的
にポリシリコンからなる導体ゲート層52を含む絶縁ゲー
ト５が設けられる。分かり易くするため、ソース領域は
以下の説明に関連がないので図示されていない。
【０００６】基体領域は一般的に長方形である。基体領
域の一端の拡大図である図２に良く図示されているよう
に、基体領域のサイズの減少により、長方形の短辺が実
際には円くなっている。Ｒh は基体領域とドレイン層と
の間の接合の水平方向半径を示し、図３のＲv はその接
合の垂直方向半径を示す。
域の一端の拡大図である図２に良く図示されているよう
に、基体領域のサイズの減少により、長方形の短辺が実
際には円くなっている。Ｒh は基体領域とドレイン層と
の間の接合の水平方向半径を示し、図３のＲv はその接
合の垂直方向半径を示す。
【０００７】ＰＮ接合の半径が小さい程、ブレークダウ
ンに入る前の状態を維持することができる逆電圧が小さ
くなることは良く知られている。基本ＭＯＳデバイスの
サイズには下限が存在し、それ以下では、接合のブレー
クダウンの観点から、基体領域とドレイン層との間の接
合の水平方向半径Ｒh がその接合の垂直方向半径Ｒvよ
り厳しくなる。例えば、接合深さが約２μm の場合、５
μm 以下の基体領域について基体領域−ドレイン層接合
の早期ブレークダウンが発生することが確認されてい
る。これは、集積密度の向上に対して深刻な限界を示
す。
ンに入る前の状態を維持することができる逆電圧が小さ
くなることは良く知られている。基本ＭＯＳデバイスの
サイズには下限が存在し、それ以下では、接合のブレー
クダウンの観点から、基体領域とドレイン層との間の接
合の水平方向半径Ｒh がその接合の垂直方向半径Ｒvよ
り厳しくなる。例えば、接合深さが約２μm の場合、５
μm 以下の基体領域について基体領域−ドレイン層接合
の早期ブレークダウンが発生することが確認されてい
る。これは、集積密度の向上に対して深刻な限界を示
す。
【０００８】EP-A-0782210号は、上述の問題を惹起する
ことなしに高い集積密度を達成することができるＭＯＳ
技術パワーデバイスのための構造を開示している。この
構造は、長く延びたストライプの形の基体領域（基体ス
トライプ）を形成し、ドレイン層中の全ての基体ストラ
イプの周りに第２導電型の連続領域を形成し、基体スト
ライプの端部を連続領域と結合するものである。この方
法においては、小さい曲率半径を持つ接合の存在を回避
することができる。この方法で得られる構造は、ドレイ
ン層中に形成された網目に類似しており、特徴構造の最
小サイズを１乃至３μm に小型化するために有用である
ことが示されている。
ことなしに高い集積密度を達成することができるＭＯＳ
技術パワーデバイスのための構造を開示している。この
構造は、長く延びたストライプの形の基体領域（基体ス
トライプ）を形成し、ドレイン層中の全ての基体ストラ
イプの周りに第２導電型の連続領域を形成し、基体スト
ライプの端部を連続領域と結合するものである。この方
法においては、小さい曲率半径を持つ接合の存在を回避
することができる。この方法で得られる構造は、ドレイ
ン層中に形成された網目に類似しており、特徴構造の最
小サイズを１乃至３μm に小型化するために有用である
ことが示されている。
【０００９】しかしながら、基体ストライプの周りに連
続領域を形成するためには専用のマスク及び専用の注入
工程が必要になる。これは、低電圧（即ち 100Ｖ以下）
で動作するために設計されるＭＯＳ技術パワーデバイス
の場合には、上述の解決策をむしろ不利なものにしてい
る。低電圧用のパワーデバイスはエッジ構造（エッジリ
ング）を必要としないにもかかわらず、基体ストライプ
の周りに連続するドープ領域を形成するために必要な全
ての処理ステップが通常の製造処理フローに加えられる
ことになる。
続領域を形成するためには専用のマスク及び専用の注入
工程が必要になる。これは、低電圧（即ち 100Ｖ以下）
で動作するために設計されるＭＯＳ技術パワーデバイス
の場合には、上述の解決策をむしろ不利なものにしてい
る。低電圧用のパワーデバイスはエッジ構造（エッジリ
ング）を必要としないにもかかわらず、基体ストライプ
の周りに連続するドープ領域を形成するために必要な全
ての処理ステップが通常の製造処理フローに加えられる
ことになる。
【００１０】
【発明が解決しようとする課題】この技術のこの状態の
観点から、本発明の目的は、早期接合ブレークダウンの
問題を生起することなく高い集積密度を達成するために
適しており、従来の製造工程に追加する工程を必要とし
ないＭＯＳ技術パワーデバイス構造を提供することにあ
る。
観点から、本発明の目的は、早期接合ブレークダウンの
問題を生起することなく高い集積密度を達成するために
適しており、従来の製造工程に追加する工程を必要とし
ないＭＯＳ技術パワーデバイス構造を提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明によれば、上記の
目的は、第２導電型の半導体層中に形成された第１導電
型の基体領域を具える高密度ＭＯＳ技術パワーデバイス
構造において、前記基体領域が少なくとも一組の複数の
実質的に直線状且つ実質的に平行の基体ストライプを具
え、接合領域により各々の基体ストライプがその端部で
隣接する基体ストライプに結合され、それにより前記少
なくとも一組の複数の基体ストライプと前記接合領域と
が連続的な蛇行形状基体領域を形成することを特徴とす
る高密度ＭＯＳ技術パワーデバイス構造によって達成さ
れる。
目的は、第２導電型の半導体層中に形成された第１導電
型の基体領域を具える高密度ＭＯＳ技術パワーデバイス
構造において、前記基体領域が少なくとも一組の複数の
実質的に直線状且つ実質的に平行の基体ストライプを具
え、接合領域により各々の基体ストライプがその端部で
隣接する基体ストライプに結合され、それにより前記少
なくとも一組の複数の基体ストライプと前記接合領域と
が連続的な蛇行形状基体領域を形成することを特徴とす
る高密度ＭＯＳ技術パワーデバイス構造によって達成さ
れる。
【００１２】本発明によれば、高い集積密度を達成する
ことができる。上述のように、ストライプ形状の基体領
域を形成することによって集積密度を上げることができ
る。ストライプの幅を技術的な処理の最小サイズまで減
らすことができる。更に、ストライプがその自由端部で
接合領域により結合されることにより、小さい水平曲率
半径を持つ領域の存在を回避することができる。従っ
て、早期ブレークダウンを防ぐことができる。基体スト
ライプの周りに連続領域を形成し基体ストライプと結合
するEP-A-0782210号で提案された解決策に比べると、本
発明においては製造工程において何らの専用工程を必要
とせず、これは本発明の明確な利点となっている。
ことができる。上述のように、ストライプ形状の基体領
域を形成することによって集積密度を上げることができ
る。ストライプの幅を技術的な処理の最小サイズまで減
らすことができる。更に、ストライプがその自由端部で
接合領域により結合されることにより、小さい水平曲率
半径を持つ領域の存在を回避することができる。従っ
て、早期ブレークダウンを防ぐことができる。基体スト
ライプの周りに連続領域を形成し基体ストライプと結合
するEP-A-0782210号で提案された解決策に比べると、本
発明においては製造工程において何らの専用工程を必要
とせず、これは本発明の明確な利点となっている。
【００１３】
【発明の実施の形態】添付図面を用い、これに限定され
ない例示による三つの特別な実施例についての以下の詳
細な説明により、本発明の特徴及び利点が明らかになる
であろう。
ない例示による三つの特別な実施例についての以下の詳
細な説明により、本発明の特徴及び利点が明らかになる
であろう。
【００１４】図４は、本発明による構造を有するＭＯＳ
技術パワーデバイスが集積されているチップの平面図で
ある。このチップの最も上側のレベルが図示されてい
る。ソース金属層6A、6B、6C、6Dがチップの上のそれぞ
れの位置を占めている。ゲート金属リング７が、ゲート
金属接続領域８から始まりチップの周りに沿って設けら
れている。ゲート金属フィンガー９の端部がゲート金属
リング７又は直接ゲート金属接続領域８に接続されてお
り、それらがソース金属層6A、6B、6C、6Dを分離してい
る。
技術パワーデバイスが集積されているチップの平面図で
ある。このチップの最も上側のレベルが図示されてい
る。ソース金属層6A、6B、6C、6Dがチップの上のそれぞ
れの位置を占めている。ゲート金属リング７が、ゲート
金属接続領域８から始まりチップの周りに沿って設けら
れている。ゲート金属フィンガー９の端部がゲート金属
リング７又は直接ゲート金属接続領域８に接続されてお
り、それらがソース金属層6A、6B、6C、6Dを分離してい
る。
【００１５】図５乃至８には、本発明の第１実施例が図
示されている。図５は、絶縁ゲート層50のレベルにおけ
る平面構造を示す。チップの各ソース金属層6A、6B、6
C、6Dの下に位置する領域には、図示の例ではＰ導電型
の連続する基体領域 31A、 31B、 31C、 31Dが形成され
る。各連続基体領域 31A、 31B、 31C、 31Dは、実質的
に蛇行形状を有する。更に、各連続基体領域 31A、 31
B、 31C、 31Dは、複数の直線状で実質的に平行のスト
ライプ32によって形成され、ほぼ円い接続部分33により
それらの端部が隣接するストライプ32に結合されている
ことを見ることができる。直線状ストライプ32の中に
は、Ｎ型のソース領域が形成される。このソース領域は
図６の拡大図に図示されているが、分かり易くするため
に図５には図示されていない。ソース領域34は、直線状
ストライプ32の中に配置されることが望ましい。それに
より、Ｎ型ソース領域間に挿入されるＰ型ストライプの
自由部分を残すことができる。更に、ストライプ中のＮ
型ソース領域が隣接するストライプのＰ型の自由部分に
面するように、隣接するストライプ32の中にＮ型ソース
領域を配置することが望ましい（図８）。同様のソース
の配置がEP-A-0772241号に開示されており、それは参照
済である。しかしながら、それでは、基体領域中におけ
るソース領域の配置としては他の配置が適切であるとし
ているので、この特別な配置は例示として示されている
に過ぎない。基体領域中におけるソース領域のこの特別
な配置は、本発明を制限するものとはならない。
示されている。図５は、絶縁ゲート層50のレベルにおけ
る平面構造を示す。チップの各ソース金属層6A、6B、6
C、6Dの下に位置する領域には、図示の例ではＰ導電型
の連続する基体領域 31A、 31B、 31C、 31Dが形成され
る。各連続基体領域 31A、 31B、 31C、 31Dは、実質的
に蛇行形状を有する。更に、各連続基体領域 31A、 31
B、 31C、 31Dは、複数の直線状で実質的に平行のスト
ライプ32によって形成され、ほぼ円い接続部分33により
それらの端部が隣接するストライプ32に結合されている
ことを見ることができる。直線状ストライプ32の中に
は、Ｎ型のソース領域が形成される。このソース領域は
図６の拡大図に図示されているが、分かり易くするため
に図５には図示されていない。ソース領域34は、直線状
ストライプ32の中に配置されることが望ましい。それに
より、Ｎ型ソース領域間に挿入されるＰ型ストライプの
自由部分を残すことができる。更に、ストライプ中のＮ
型ソース領域が隣接するストライプのＰ型の自由部分に
面するように、隣接するストライプ32の中にＮ型ソース
領域を配置することが望ましい（図８）。同様のソース
の配置がEP-A-0772241号に開示されており、それは参照
済である。しかしながら、それでは、基体領域中におけ
るソース領域の配置としては他の配置が適切であるとし
ているので、この特別な配置は例示として示されている
に過ぎない。基体領域中におけるソース領域のこの特別
な配置は、本発明を制限するものとはならない。
【００１６】本発明の実施例においては、四つの蛇行形
状連続基体領域 31A、 31B、 31C、31Dが対毎に接続さ
れており、それにより、二つの閉じた蛇行形状対を形成
している。閉じた蛇行形状対の数に制限がなく、チップ
中に種々の数の閉じた蛇行形状対を形成できることは明
らかである。図７に示されているように、閉じた蛇行形
状対の各々の蛇行形状の間、例えば蛇行形状31A と 31B
との間では、ポリシリコンゲート層36が、厚いフィール
ド酸化物領域35によって半導体表面から分離されてい
る。このフィールド酸化物35は、図５のチップの中央領
域の二つの閉じた蛇行形状対の間及びチップの周囲全体
のゲート金属リング７の下に設けられる（図９）。
状連続基体領域 31A、 31B、 31C、31Dが対毎に接続さ
れており、それにより、二つの閉じた蛇行形状対を形成
している。閉じた蛇行形状対の数に制限がなく、チップ
中に種々の数の閉じた蛇行形状対を形成できることは明
らかである。図７に示されているように、閉じた蛇行形
状対の各々の蛇行形状の間、例えば蛇行形状31A と 31B
との間では、ポリシリコンゲート層36が、厚いフィール
ド酸化物領域35によって半導体表面から分離されてい
る。このフィールド酸化物35は、図５のチップの中央領
域の二つの閉じた蛇行形状対の間及びチップの周囲全体
のゲート金属リング７の下に設けられる（図９）。
【００１７】図８及び９に示すように、ソース金属層6
A、6B、6C、6Dとポリシリコンゲート層36との間に誘電
体層37が設けられる。蛇行形状基体領域 31A、 31B、 3
1C、 31Dの上の誘電体層37中に窓38が設けられ、それに
より、各ソース金属層6A、6B、6C、6Dがソース領域34及
び基体領域 31A、 31B、 31C、 31Dの自由Ｐ型部分に接
触することができる。更に、誘電体層37中に窓39が設け
られ、それにより、ゲート金属フィンガー９がポリシリ
コンゲート層36に接触することができる。ゲート金属フ
ィンガー９がデバイスの基体領域と接触することを防ぐ
ため、誘電体層37は更にゲート金属フィンガー９が横切
る点で基体領域を覆っている（図９）。
A、6B、6C、6Dとポリシリコンゲート層36との間に誘電
体層37が設けられる。蛇行形状基体領域 31A、 31B、 3
1C、 31Dの上の誘電体層37中に窓38が設けられ、それに
より、各ソース金属層6A、6B、6C、6Dがソース領域34及
び基体領域 31A、 31B、 31C、 31Dの自由Ｐ型部分に接
触することができる。更に、誘電体層37中に窓39が設け
られ、それにより、ゲート金属フィンガー９がポリシリ
コンゲート層36に接触することができる。ゲート金属フ
ィンガー９がデバイスの基体領域と接触することを防ぐ
ため、誘電体層37は更にゲート金属フィンガー９が横切
る点で基体領域を覆っている（図９）。
【００１８】提案する構造によれば、接合の水平方向半
径が小さいことに起因する、基体領域とドレイン層との
間の早期ブレークダウンの問題を克服することができ
る。実際に、この提案する構造は、基体ストライプ32の
終端部の存在を完全に回避している。高い集積密度を達
成するために必要なストライプのサイズの減少により、
図１乃至３に示したように、小さい半径を持つ終端部が
早期ブレークダウンの原因になる。これと異なり、提案
する構造は、実質的に円い部分33による基体ストライプ
32の接合の生成により、上述の問題によって影響を受け
ない。実際に、通常は、隣接する基体ストライプ32間の
距離が基体ストライプ32の幅Ｗより大きいので、円い接
合部分33の半径は充分に大きく、早期ブレークダウンの
発生を回避することができる。このように、二つの隣接
する基体ストライプ32の幅Ｗとそれらの間の距離との和
に等しい長さＬは、一つの基体ストライプ32の幅Ｗより
大きい。例えば、幅Ｗをほぼ１μm とし、長さＬをほぼ
６μm とすることができる。これは、接合領域33がほぼ
３μm の水平方向半径を持つことを意味する。これに対
し、各々一つの基体ストライプが終端されていると、そ
の終端部は 0.5μm の水平方向半径を持つことになる。
更に、EP-A-0782201号に開示された網目構造と異なり、
提案する構造は、追加の処理工程を必要としない。
径が小さいことに起因する、基体領域とドレイン層との
間の早期ブレークダウンの問題を克服することができ
る。実際に、この提案する構造は、基体ストライプ32の
終端部の存在を完全に回避している。高い集積密度を達
成するために必要なストライプのサイズの減少により、
図１乃至３に示したように、小さい半径を持つ終端部が
早期ブレークダウンの原因になる。これと異なり、提案
する構造は、実質的に円い部分33による基体ストライプ
32の接合の生成により、上述の問題によって影響を受け
ない。実際に、通常は、隣接する基体ストライプ32間の
距離が基体ストライプ32の幅Ｗより大きいので、円い接
合部分33の半径は充分に大きく、早期ブレークダウンの
発生を回避することができる。このように、二つの隣接
する基体ストライプ32の幅Ｗとそれらの間の距離との和
に等しい長さＬは、一つの基体ストライプ32の幅Ｗより
大きい。例えば、幅Ｗをほぼ１μm とし、長さＬをほぼ
６μm とすることができる。これは、接合領域33がほぼ
３μm の水平方向半径を持つことを意味する。これに対
し、各々一つの基体ストライプが終端されていると、そ
の終端部は 0.5μm の水平方向半径を持つことになる。
更に、EP-A-0782201号に開示された網目構造と異なり、
提案する構造は、追加の処理工程を必要としない。
【００１９】実際に、この第１実施例によるＭＯＳ技術
パワーデバイス構造を得るために適している製造工程
は、通常、（パワーＭＯＳＦＥＴの場合はＮ型に、ＩＧ
ＢＴの場合にはＰ型に）多量にドープされた基板２上に
僅かにドープされたＮ型のドレイン層１を形成すること
から開始される。ドレイン層１は通常エピタキシャル成
長によって形成される。
パワーデバイス構造を得るために適している製造工程
は、通常、（パワーＭＯＳＦＥＴの場合はＮ型に、ＩＧ
ＢＴの場合にはＰ型に）多量にドープされた基板２上に
僅かにドープされたＮ型のドレイン層１を形成すること
から開始される。ドレイン層１は通常エピタキシャル成
長によって形成される。
【００２０】次に、厚いフィールド酸化物層をドレイン
層の上に成長させる。厚いフィールド酸化物層を選択的
にエッチングし、フィールド酸化物領域35を形成する。
チップ上のフィールド酸化物が除去された部分はいわゆ
るチップのアクティブ領域である。このアクティブ領域
には、ゲート酸化物層40を形成する。
層の上に成長させる。厚いフィールド酸化物層を選択的
にエッチングし、フィールド酸化物領域35を形成する。
チップ上のフィールド酸化物が除去された部分はいわゆ
るチップのアクティブ領域である。このアクティブ領域
には、ゲート酸化物層40を形成する。
【００２１】次に、チップの表面全体にポリシリコンの
層を形成する。ポリシリコン層には、その抵抗を低減す
るためにドープを行ってもよい。更に、その抵抗を更に
低減するために、ポリシリコン層の上にシリサイドの層
を形成してもよい。続いて、フォトリソグラフィのマス
クを用いてポリシリコン層をエッチングし、図５に示す
ように、蛇行形状の開口を形成する。
層を形成する。ポリシリコン層には、その抵抗を低減す
るためにドープを行ってもよい。更に、その抵抗を更に
低減するために、ポリシリコン層の上にシリサイドの層
を形成してもよい。続いて、フォトリソグラフィのマス
クを用いてポリシリコン層をエッチングし、図５に示す
ように、蛇行形状の開口を形成する。
【００２２】次に、ポリシリコン層をマスクとして用い
てＰ型のドープ材をドレイン層１に導入し、蛇行形状基
体領域 31A、 31B、 31C、 31Dを形成する。このために
は、種々の工程を用いることができる。その一つは、例
えば、ドレイン層の表面から所定の距離にドープ材の濃
度のピークが位置するように、充分に高いエネルギーを
持つかなり高いドーズ量のＰ型ドープ材のインプランテ
ーションを行い、続いて注入したドープ材を横方向及び
縦方向に拡散させ、それぞれ中央に高いドープ部分を持
つ基体領域31及び側面に僅かにドープされたチャネル部
分を形成する。他の適切な工程では、異なるドーズ量及
び異なるエネルギーで二つの別個のＰ型ドープ材の注入
を行い、それぞれ、僅かにドープされたチャネル部分及
び基体領域の中央の多量にドープされた部分を形成す
る。更に他の工程では、例えば、ドープ材の熱拡散処理
を行うことなく、傾斜インプランテーションによって基
体領域の横方向チャネル部分を形成し、直角インプラン
テーションによって多量にドープされた部分を形成す
る。蛇行形状基体領域 31A、 31B、 31C、 31Dを形成す
るために用いられる特別な工程が、本発明を限定するこ
とにはならない。
てＰ型のドープ材をドレイン層１に導入し、蛇行形状基
体領域 31A、 31B、 31C、 31Dを形成する。このために
は、種々の工程を用いることができる。その一つは、例
えば、ドレイン層の表面から所定の距離にドープ材の濃
度のピークが位置するように、充分に高いエネルギーを
持つかなり高いドーズ量のＰ型ドープ材のインプランテ
ーションを行い、続いて注入したドープ材を横方向及び
縦方向に拡散させ、それぞれ中央に高いドープ部分を持
つ基体領域31及び側面に僅かにドープされたチャネル部
分を形成する。他の適切な工程では、異なるドーズ量及
び異なるエネルギーで二つの別個のＰ型ドープ材の注入
を行い、それぞれ、僅かにドープされたチャネル部分及
び基体領域の中央の多量にドープされた部分を形成す
る。更に他の工程では、例えば、ドープ材の熱拡散処理
を行うことなく、傾斜インプランテーションによって基
体領域の横方向チャネル部分を形成し、直角インプラン
テーションによって多量にドープされた部分を形成す
る。蛇行形状基体領域 31A、 31B、 31C、 31Dを形成す
るために用いられる特別な工程が、本発明を限定するこ
とにはならない。
【００２３】その後、基体領域 31A、 31B、 31C、 31D
の中にＮ型ソース領域34を形成する。これは、適切なフ
ォトリソグラフィマスクを用いるＮ型ドープ材の選択的
インプランテーション、及び、それに続くドープ材の熱
拡散を含む。
の中にＮ型ソース領域34を形成する。これは、適切なフ
ォトリソグラフィマスクを用いるＮ型ドープ材の選択的
インプランテーション、及び、それに続くドープ材の熱
拡散を含む。
【００２４】次に、チップの表面全体に誘電体層37を形
成し、続いて、専用マスクを用いるフォトリソグラフィ
工程によって誘電体層37の選択的エッチングを行い、窓
38及び39を開口する。
成し、続いて、専用マスクを用いるフォトリソグラフィ
工程によって誘電体層37の選択的エッチングを行い、窓
38及び39を開口する。
【００２５】次に、先ず、チップの表面全体に金属層を
形成し、続いて、他の専用マスクを用いる他のフォトリ
ソグラフィ工程によって選択的エッチングを行う。この
方法により、ソース金属層6A、6B、6C、6D、ゲート金属
フィンガー９及びゲート金属リング７、８を形成する。
形成し、続いて、他の専用マスクを用いる他のフォトリ
ソグラフィ工程によって選択的エッチングを行う。この
方法により、ソース金属層6A、6B、6C、6D、ゲート金属
フィンガー９及びゲート金属リング７、８を形成する。
【００２６】図10乃至12には、本発明の第２実施例が図
示されている。第１実施例とは異なり、蛇行形状基体領
域 31A、 31B、 31C、 31Dは、閉じた蛇行形状基体領域
の対を形成するように対に相互接続されてはいない。従
って、蛇行形状基体領域 31A、 31B、 31C、 31Dは、各
々が二つの自由端部77を有する。
示されている。第１実施例とは異なり、蛇行形状基体領
域 31A、 31B、 31C、 31Dは、閉じた蛇行形状基体領域
の対を形成するように対に相互接続されてはいない。従
って、蛇行形状基体領域 31A、 31B、 31C、 31Dは、各
々が二つの自由端部77を有する。
【００２７】しかしながら、接合の水平方向の曲率半径
が小さいことに起因する各蛇行形状の自由端部77におけ
る早期ブレークダウンの問題を生じさせないために、そ
れらの端部77は、実質的に直線のストライプ32の幅Ｗよ
り大きくする。例えば、図11に図示されているように、
各端部77は、隣接する二つの基体ストライプ32間の幅に
等しい幅Ｌを有するので、端部77の終端部の水平方向半
径Ｒ2 は、円い部分33の水平方向半径Ｒ1 に等しい。こ
の方法においては、蛇行形状基体領域 31A、 31B、 31
C、 31Dが自由端部77を持つ場合であっても、小さい水
平方向の曲率半径を持つＰＮ接合は回避される。
が小さいことに起因する各蛇行形状の自由端部77におけ
る早期ブレークダウンの問題を生じさせないために、そ
れらの端部77は、実質的に直線のストライプ32の幅Ｗよ
り大きくする。例えば、図11に図示されているように、
各端部77は、隣接する二つの基体ストライプ32間の幅に
等しい幅Ｌを有するので、端部77の終端部の水平方向半
径Ｒ2 は、円い部分33の水平方向半径Ｒ1 に等しい。こ
の方法においては、蛇行形状基体領域 31A、 31B、 31
C、 31Dが自由端部77を持つ場合であっても、小さい水
平方向の曲率半径を持つＰＮ接合は回避される。
【００２８】本発明の第２実施例による構造は、図12に
示すように、ポリシリコンゲート層36をソース金属層6
A、6B、6C、6Dから分離する誘電体層37中の開口を、ポ
リシリコンゲート層36中の開口に対して自己整合法によ
って形成し、それにより、ゲート酸化物層40、ポリシリ
コンゲート層36及び誘電体層37が、基体領域 31A、 31
B、 31C、 31Dの上に実質的に垂直な壁面を持ち、ポリ
シリコンゲート層36をシールするための絶縁材側壁スペ
ーサー80が設けられた開口を有する積層体を形成する場
合に適している。
示すように、ポリシリコンゲート層36をソース金属層6
A、6B、6C、6Dから分離する誘電体層37中の開口を、ポ
リシリコンゲート層36中の開口に対して自己整合法によ
って形成し、それにより、ゲート酸化物層40、ポリシリ
コンゲート層36及び誘電体層37が、基体領域 31A、 31
B、 31C、 31Dの上に実質的に垂直な壁面を持ち、ポリ
シリコンゲート層36をシールするための絶縁材側壁スペ
ーサー80が設けられた開口を有する積層体を形成する場
合に適している。
【００２９】この構造の製造工程は、やはり、多量にド
ープされた基板２上に僅かにドープされたＮ型のドレイ
ン層１を形成することから開始される。次に、ドレイン
層の上に厚いフィールド酸化物層を成長させる。この厚
いフィールド酸化物層を選択エッチングしてフィールド
酸化物領域35を形成する。チップ上のフィールド酸化物
層が除去されたアクティブ領域に、ゲート酸化物層40を
形成する。
ープされた基板２上に僅かにドープされたＮ型のドレイ
ン層１を形成することから開始される。次に、ドレイン
層の上に厚いフィールド酸化物層を成長させる。この厚
いフィールド酸化物層を選択エッチングしてフィールド
酸化物領域35を形成する。チップ上のフィールド酸化物
層が除去されたアクティブ領域に、ゲート酸化物層40を
形成する。
【００３０】次に、チップの表面全体にポリシリコンの
層を形成する。ポリシリコン層には、その抵抗を低減す
るためにドープを行ってもよい。更に、その抵抗を更に
低減するために、ポリシリコン層の上にシリサイドの層
を形成してもよい。この時点で上述の工程と異なる工程
になり、チップの表面全体に誘電体層を形成する。続い
て、特定のフォトリソグラフィマスクを用いて誘電体層
及びその下のポリシリコン層をエッチングし、図10に示
すように、蛇行形状の開口を形成する。
層を形成する。ポリシリコン層には、その抵抗を低減す
るためにドープを行ってもよい。更に、その抵抗を更に
低減するために、ポリシリコン層の上にシリサイドの層
を形成してもよい。この時点で上述の工程と異なる工程
になり、チップの表面全体に誘電体層を形成する。続い
て、特定のフォトリソグラフィマスクを用いて誘電体層
及びその下のポリシリコン層をエッチングし、図10に示
すように、蛇行形状の開口を形成する。
【００３１】次に、誘電体層及びポリシリコン層をマス
クとして用いてＰ型ドープ材をドレイン層１中に導入
し、蛇行形状基体領域 31A、 31B、 31C、 31Dを形成す
る。このためには、上述した技術及び他の適切な技術の
うちの一つを用いることができる。
クとして用いてＰ型ドープ材をドレイン層１中に導入
し、蛇行形状基体領域 31A、 31B、 31C、 31Dを形成す
る。このためには、上述した技術及び他の適切な技術の
うちの一つを用いることができる。
【００３２】その後、基体領域31の中にＮ型ソース領域
34を形成する。これは、適切なフォトリソグラフィマス
クを用いるＮ型ドープ材の選択的インプランテーショ
ン、及び、それに続くドープ材の熱拡散を含む。次に、
絶縁材側壁スペーサー80を形成する。このために、一又
は複数の誘電体層を形成し、次に、この誘電体層を垂直
にエッチングし、スペーサー80を形成する。次に、ポリ
シリコン層の上の残りの誘電体層を、専用のフォトリソ
グラフィによって除去する。
34を形成する。これは、適切なフォトリソグラフィマス
クを用いるＮ型ドープ材の選択的インプランテーショ
ン、及び、それに続くドープ材の熱拡散を含む。次に、
絶縁材側壁スペーサー80を形成する。このために、一又
は複数の誘電体層を形成し、次に、この誘電体層を垂直
にエッチングし、スペーサー80を形成する。次に、ポリ
シリコン層の上の残りの誘電体層を、専用のフォトリソ
グラフィによって除去する。
【００３３】先ず、チップ表面全体に金属層を形成し、
次に、他のフォトリソグラフィマスクを用いる他のフォ
トリソグラフィ工程により選択的にエッチングする。こ
の方法により、ソース金属層6A、6B、6C、6D、ゲート金
属フィンガー９及びゲート金属リング７、８を形成す
る。
次に、他のフォトリソグラフィマスクを用いる他のフォ
トリソグラフィ工程により選択的にエッチングする。こ
の方法により、ソース金属層6A、6B、6C、6D、ゲート金
属フィンガー９及びゲート金属リング７、８を形成す
る。
【００３４】蛇行形状基体領域 31A、 31B、 31C、 31D
を接続して閉じた蛇行形状を形成せず、それに代えて自
由端部とする理由は、用いる製造工程によるものであ
る。実際に、ポリシリコン層36をエッチングするために
用いるものと同一のマスクを用いて誘電体層37をエッチ
ングするので、ゲート金属フィンガー９が横切る点で基
体領域上に誘電体層を残すことは不可能である。
を接続して閉じた蛇行形状を形成せず、それに代えて自
由端部とする理由は、用いる製造工程によるものであ
る。実際に、ポリシリコン層36をエッチングするために
用いるものと同一のマスクを用いて誘電体層37をエッチ
ングするので、ゲート金属フィンガー９が横切る点で基
体領域上に誘電体層を残すことは不可能である。
【００３５】図13及び14には、本発明の第３実施例が図
示されている。この実施例は、第２実施例と同様に、製
造工程においてポリシリコンゲート層及び誘電体層の自
己整合エッチングを行う場合に適している。更に、この
実施例においては、蛇行形状基体領域 31A、 31B、 31
C、 31Dが自由端部を有する。小さい水平方向半径の接
合の存在を回避するための一つの代替方法として、第２
実施例と比較すると、各蛇行 31A、 31B、 31C、 31Dの
最初及び最後の基体ストライプ32E が他のストライプ32
より広い幅で形成されている。特に上述の最初及び最後
のストライプ32Eが、図14に詳細に示すように、隣接す
る一対のストライプ32の幅に等しい幅Ｌで形成される。
同様に、これにより、蛇行形状基体領域の自由端部が、
基体ストライプ32間の円い接合部分33の半径Ｒ1 に等し
い水平方向半径Ｒ3 を持つことができる。
示されている。この実施例は、第２実施例と同様に、製
造工程においてポリシリコンゲート層及び誘電体層の自
己整合エッチングを行う場合に適している。更に、この
実施例においては、蛇行形状基体領域 31A、 31B、 31
C、 31Dが自由端部を有する。小さい水平方向半径の接
合の存在を回避するための一つの代替方法として、第２
実施例と比較すると、各蛇行 31A、 31B、 31C、 31Dの
最初及び最後の基体ストライプ32E が他のストライプ32
より広い幅で形成されている。特に上述の最初及び最後
のストライプ32Eが、図14に詳細に示すように、隣接す
る一対のストライプ32の幅に等しい幅Ｌで形成される。
同様に、これにより、蛇行形状基体領域の自由端部が、
基体ストライプ32間の円い接合部分33の半径Ｒ1 に等し
い水平方向半径Ｒ3 を持つことができる。
【００３６】蛇行形状基体領域 31A、 31B、 31C、 31D
の最初及び最後のストライプ32E のみを他の基体ストラ
イプ32より広い幅にすることは、デバイスの集積密度に
影響しない。従って、この構造によれば、極めて高い集
積密度を達成することができる。
の最初及び最後のストライプ32E のみを他の基体ストラ
イプ32より広い幅にすることは、デバイスの集積密度に
影響しない。従って、この構造によれば、極めて高い集
積密度を達成することができる。
【図１】 従来のＭＯＳ技術パワーデバイスチップの小
部分の平面図である。
部分の平面図である。
【図２】 図１の細部の拡大図である。
【図３】 図２のIII-III の線に沿った断面図である。
【図４】 本発明によるＭＯＳ技術パワーデバイスが集
積されているチップの平面図である。
積されているチップの平面図である。
【図５】 本発明の第１実施例によるＭＯＳ技術パワー
デバイス構造を示す図４のチップの低いレベルでの平面
図である。
デバイス構造を示す図４のチップの低いレベルでの平面
図である。
【図６】 図５の構造の細部の拡大図である。
【図７】 図５のVII-VII の線に沿った断面図である。
【図８】 図６のVIII-VIII の線に沿った断面図であ
る。
る。
【図９】 図５のIX-IX の線に沿った断面図である。
【図10】 本発明の第２実施例によるＭＯＳ技術パワー
デバイス構造を示す図５と同様の平面図である。
デバイス構造を示す図５と同様の平面図である。
【図11】 図10の構造の細部の拡大図である。
【図12】 図10のXII-XII の線に沿った断面図である。
【図13】 本発明の第３実施例によるＭＯＳ技術パワー
デバイス構造を示す図５及び図10と同様の平面図であ
る。
デバイス構造を示す図５及び図10と同様の平面図であ
る。
【図14】 図13の構造の細部の拡大図である。
１ ドレイン層 ２ 基板 ３ 基体領域 ４ チャネル領域 ５ 絶縁ゲート ６ ソース金属層 ７ ゲート金属リング ８ ゲート金属接続領域 ９ ゲート金属フィンガー ３１ 基体領域 ３２ ストライプ ３３ 円い接続部分 ３４ ソース領域 ３５ フィールド酸化物領域 ３６ ポリシリコンゲート層 ３７ 誘電体層 ３８、３９ 窓 ４０ ゲート酸化物層 ５０ 絶縁ゲート層 ５１ ゲート酸化物層 ５２ 導体ゲート層 ７７ 自由端部 ８０ 絶縁材側壁スペーサー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フェッルッチオ フリシナ イタリア国 カターニア 95030 サンタ ガタ リ バッティアッティ ヴィア ト レ トッリ 11
Claims (10)
- 【請求項１】 第２導電型の半導体層(1) 中に形成され
た第１導電型の基体領域(31A-31D) を具える高密度ＭＯ
Ｓ技術パワーデバイス構造において、前記基体領域が少
なくとも一組の複数の実質的に直線状且つ実質的に平行
の基体ストライプ(32)を具え、接合領域(33)により各々
の基体ストライプ(32)がその端部で隣接する基体ストラ
イプ(32)に結合され、それにより前記少なくとも一組の
複数の基体ストライプ(32)と前記接合領域(33)とが連続
的な蛇行形状基体領域(31A-31D) を形成することを特徴
とする高密度ＭＯＳ技術パワーデバイス構造。 - 【請求項２】 少なくとも二つの前記蛇行形状基体領域
(31A-31D) の各々の自由端部が結合され、閉じた蛇行形
状を形成することを特徴とする請求項１に記載の高密度
ＭＯＳ技術パワーデバイス構造。 - 【請求項３】 前記蛇行形状基体領域(31A-31D) を形成
する前記複数の基体ストライプの最初及び最後の基体ス
トライプの少なくとも自由端部(77)が、他の基体ストラ
イプより広い幅を有し、それにより前記半導体層(1) 中
における水平方向半径が小さい接合の存在を回避するこ
とを特徴とする請求項１に記載の高密度ＭＯＳ技術パワ
ーデバイス構造。 - 【請求項４】 前記最初及び最後のストライプ(32E) の
実質的に全体が他の基体ストライプ(32)より広い幅であ
ることを特徴とする請求項３に記載の高密度ＭＯＳ技術
パワーデバイス構造。 - 【請求項５】 前記自由端部(77)又は最初及び最後のス
トライプ(32E) が、隣接する二つの基体ストライプ(32)
の幅と該隣接する基体ストライプ間の距離との和に実質
的に等しい幅を有することを特徴とする請求項３又は４
に記載の高密度ＭＯＳ技術パワーデバイス構造。 - 【請求項６】 各々の前記基体ストライプ(32)の中に、
第２導電型のソース領域(34)を具えることを特徴とする
請求項１乃至５のいずれか１項に記載の高密度ＭＯＳ技
術パワーデバイス構造。 - 【請求項７】 前記半導体層(1) 上に絶縁ゲート層(50)
を具え、該絶縁ゲート層が、前記蛇行形状基体領域(31A
-31D) の上に蛇行形状の開口を有することを特徴とする
請求項１乃至６のいずれか１項に記載の高密度ＭＯＳ技
術パワーデバイス構造。 - 【請求項８】 前記絶縁ゲート層(50)の上に誘電体層(3
7)を具えることを特徴とする請求項７に記載の高密度Ｍ
ＯＳ技術パワーデバイス構造。 - 【請求項９】 前記誘電体層(37)が前記蛇行形状基体領
域(31A-31D) の上に開口(38)を有し、それによりその上
に設けられたソース金属層(6A-6D) が前記ソース領域(3
4)及び前記蛇行形状基体領域と接触することを特徴とす
る請求項８に記載の高密度ＭＯＳ技術パワーデバイス構
造。 - 【請求項１０】 誘電体層(37)の前記開口(38)が、絶縁
ゲート層(50)の開口と自己整合し、該誘電体層及び絶縁
ゲート層の前記開口の縁部に絶縁側壁スペーサーが形成
され、それにより絶縁ゲート層がソース金属層から分離
されることを特徴とする請求項９に記載の高密度ＭＯＳ
技術パワーデバイス構造。
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