JP2000208765A - 絶縁ゲ―ト型半導体装置 - Google Patents

絶縁ゲ―ト型半導体装置

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Abstract

(57)【要約】 【課題】 ゲート容量を低減させて早いスイッチング速
度を得ながら、ゲート抵抗の増大を防止し、各セルのゲ
ートに等しい電圧を印加することができる絶縁ゲート型
半導体装置を提供する。 【解決手段】 ドレイン領域１とするたとえばｎ形の半
導体層の表面側に規則的にｐ形の拡散領域（ボディ領域
２）が複数個形成されている。そして、複数個のｐ形ボ
ディ領域２のそれぞれの表面側にｎ形の拡散領域が形成
されてソース領域３とされ、そのソース領域３とドレイ
ン領域１により挟まれた部分にチャネル領域８が形成さ
れることにより、トランジスタセルが形成されている。
その表面側に絶縁膜４を介してゲート電極５が設けら
れ、このゲート電極５が、前記複数個のセルの隣接する
３または４個のセルの交点部分にチャネル領域８上にか
からないように一定の形状で除去されることにより、除
去部１０が形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は縦型二重拡散ＭＯＳ
ＦＥＴや絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）などの絶縁ゲート型半導体装置に関する。さらに詳
しくは、ゲート配線抵抗を大きくしないで、かつ、ゲー
ト容量を小さくしてスイッチング時間を早くすることが
できる絶縁ゲート型半導体装置に関する。
【０００２】
【従来の技術】従来の縦型二重拡散ＭＯＳＦＥＴ（ＤＭ
ＯＳＦＥＴ）は、たとえば図４（ａ）に示されるような
構造になっている。すなわち、たとえばｎ+ 形の半導体
基板２１ａ上にエピタキシャル成長され、ドレイン領域
とするｎ形の半導体層（エピタキシャル成長層）２１の
表面側にｐ形不純物を拡散することによりｐ形のボディ
領域２２が形成され、そのボディ領域２２の表面側にｎ
+ 形のソース領域２３が形成されている。ボディ領域２
２の端部およびその外側の半導体層２１上にゲート酸化
膜２４を介してゲート電極２５が設けられている。そし
て、ソース領域２３と接続するようにＡｌなどによりソ
ース電極２６が形成され、半導体基板２１ａの裏面にド
レイン電極２７が形成されることにより、ボディ領域２
２の端部がドレイン領域（半導体層）２１とソース領域
２３とで挟まれたチャネル領域２８上のゲート酸化膜２
４を介したゲート電極２５によりオンオフが制御される
トランジスタが形成されている。
【０００３】図４（ａ）では１つのボディ領域２２の周
囲にソース領域が形成されて周囲にチャネル領域２８が
形成された部分（１個のトランジスタセル）の断面図が
示されているが、実際にはこのボディ領域２２が、図４
（ｂ）に一部の平面説明図が示されるように、マトリク
ス状に形成され、トランジスタセルが沢山形成され、大
電流に対応するパワーＭＯＳＦＥＴが形成されている。
【０００４】図４（ｂ）は、ソース電極２６が設けられ
る前のゲート電極２５が設けられた状態の一部の平面説
明図で、同図に示されるように、ｐ形のボディ領域２２
の周囲の全面にゲート電極２５が設けられている。この
ように、ゲート電極２５がソース電極２６のコンタクト
部を除いて全面に設けられると、ゲート電極２５とドレ
イン領域（基板）２１との間に入力容量Ｃiss や帰還容
量Ｃrss が形成され、スイッチング動作を行う場合、ス
イッチング時間が遅くなるという問題がある。
【０００５】このようなゲート容量を低減させるため、
ドレイン領域上のゲート電極の一部を除去することが考
えられ、たとえば特開平６−３１８７０５号公報には、
チャネル領域上のみにゲート電極を形成して、それ以外
の全面を除去したり、チャネル領域上のみに正確に残す
のが難しいことに鑑みて、図５に示されるように、セル
２２の並ぶ列の間を帯状３０に除去して、ドレイン領域
と対面するゲート電極２５を２０〜７０％にすることに
より、入力容量の低減を図る方法が開示されている。
【０００６】
【発明が解決しようとする課題】ゲート電極とドレイン
領域間の容量を低減するだけの観点からは前述のよう
に、ゲート電極の一部が除去されることにより容量を低
減させることができるが、図５に示されるようにストラ
イプ状に電極が除去されると、隣接する複数個のトラン
ジスタセルのゲート電極が一列ごとに分離され、各セル
のゲート電極への電気的接続は、各列の端部からしか行
えないため、直列抵抗が増大して各セルのゲート電極に
等しい電圧を供給できないという問題がある。
【０００７】本発明はこのような問題を解決するために
なされたもので、ゲート容量を低減させて早いスイッチ
ング速度を得ながら、ゲート抵抗の増大を防止し、各ト
ランジスタセルのゲートに等しい電圧を印加することが
できる絶縁ゲート型半導体装置を提供することを目的と
する。
【０００８】
【課題を解決するための手段】本発明による絶縁ゲート
型半導体装置は、第１導電形の半導体層と、該半導体層
の表面側に設けられる第２導電形の拡散領域からなるボ
ディ領域と、該ボディ領域の表面側に形成される第１導
電形の拡散領域と、該第１導電形拡散領域と前記第１導
電形の半導体層により挟まれ、前記ボディ領域の表面側
に形成されるチャネル領域とからトランジスタセルが形
成され、該トランジスタセルが前記第１導電形半導体層
に規則的に複数個形成され、該半導体層の表面に絶縁膜
を介して少なくとも前記チャネル領域の表面を覆うよう
にゲート電極が設けられると共に、該ゲート電極は、前
記複数個のトランジスタセルの隣接する３または４個の
前記トランジスタセルの交点部分が前記チャネル領域上
にかからないように一定の形状で除去されている。
【０００９】ここに隣接する３または４個のトランジス
タセルの交点部分とは、マトリクス状に並列してトラン
ジスタセルが形成されている場合は、隣接する４個のト
ランジスタセルの角部の交点を意味し、一列ごとに半ピ
ッチずれて各セルが配列される場合には、図３に示され
るように、トランジスタセルが６角形の場合は３個の隣
接するトランジスタセルの頂点の交点部分を、トランジ
スタセルが４角形の場合は隣接する３個のトランジスタ
セルの１個のトランジスタセルの辺と２個のトランジス
タセルの角部とが交わる部分を意味する。なお、トラン
ジスタセルの形状は、ボディ領域の形状に応じて、各ボ
ディ領域の間隔が等しくなるように設定される。
【００１０】この構造にすることにより、配列されるト
ランジスタセルのチャネル領域から離れた部分にゲート
電極の除去部が設けられているため、チャネル領域上に
かからないようにゲート電極の除去部が設けられやすい
と共に、各トランジスタセルのゲート電極が相互に連結
され、各トランジスタセルのチャネル領域上のゲート電
極への信号の供給に支障を来すことなく、低抵抗で各ト
ランジスタセルのゲート電極に電圧の印加がなされる。
一方、ゲート電極とドレイン領域との間の容量は、ゲー
ト電極の除去部により低減し、スイッチング速度を高速
に維持することができる。
【００１１】具体的には、前記複数個のトランジスタセ
ルが一列ごとに半ピッチ分ずれるように配列して形成さ
れると共に、前記ボディ領域および前記トランジスタセ
ルが平面形状で４角形または６角形に形成され、前記複
数個のトランジスタセルの隣接する３個のトランジスタ
セルの交点部分に前記ゲート電極の除去部が形成された
り、前記複数個のトランジスタセルがマトリクス状に配
列して形成されると共に、前記ボディ領域および前記ト
ランジスタセルが平面形状で４角形に形成され、前記複
数個のトランジスタセルの隣接する４個のトランジスタ
セルの交点部分に、前記ゲート電極の除去部が形成され
ることにより、ゲート抵抗を上昇させることなく、か
つ、ゲート電極とドレイン領域間の容量を低下させて、
高速のスイッチング速度を得ることができる。なお、ボ
ディ領域やトランジスタセルの平面形状で４角形とか６
角形は、その角部が面状にとられたり、円弧に形成され
る場合も含む意味である。また、除去部の平面形状は、
３角形状（角部が面状にとられたり、円弧に形成される
ものを含む、以下同じ）や４角形以上の多角形状、円形
形状などに形成し得る。
【００１２】
【発明の実施の形態】つぎに、図面を参照しながら本発
明の絶縁ゲート型半導体装置について説明をする。
【００１３】本発明の絶縁ゲート型半導体装置は、その
一実施形態である縦型ＭＯＳＦＥＴの一例が図１に示さ
れるように、ドレイン領域１とする第１導電形（たとえ
ばｎ形）の半導体層の表面側に規則的に第２導電形（ｐ
形）の拡散領域（ボディ領域）２が複数個マトリクス状
に形成されている。そして、複数個のボディ領域２のそ
れぞれの表面側にｎ形の拡散領域が形成されてソース領
域３とされ、そのソース領域３と前記ｎ形の半導体層１
により挟まれ、ボディ領域２の表面側にチャネル領域８
が形成されることにより、複数個のトランジスタセル
（以下、単にセルともいう）が規則的に形成されている
（一点鎖線Ａはセルの境界線を示す）。このチャネル領
域８の表面側に絶縁膜４を介してゲート電極５が設けら
れている。そして、このゲート電極５は、前記複数個の
セルの隣接する４個のセルが交わる角部がチャネル領域
８上にかからないように一定の形状で除去されて除去部
１０が形成されている。なお、１１はソースコンタクト
部である。
【００１４】ドレイン領域１とする半導体層は、ｎ+ 形
半導体基板１ａ上にｎ形の半導体層がエピタキシャル成
長されることにより形成されている。そして、半導体基
板１ａの裏面に図示しないＮｉやＡｕなどからなる金属
膜が設けられてドレイン電極が形成され、表面側には図
示しない絶縁膜が設けられると共に、ソースコンタクト
部１１の絶縁膜が除去されてＡｌなどの蒸着により図示
しないソース電極が形成されることにより、縦型ＭＯＳ
ＦＥＴが形成されている。
【００１５】本発明では、図１に示されるように、ポリ
シリコン膜などからなるゲート電極５がソースコンタク
ト部１１以外にも、４個の隣接するボディ領域２の対向
部、すなわち隣接する４個のセルの交点部分に、チャネ
ル領域８上にかからないように除去部１０が形成されて
いることに特徴がある。この除去部１０は、ゲート電極
５とドレイン領域１との間に発生する容量を低減させる
ためで、容量の減少のためだけならチャネル領域８上に
かからないように除去すればよいのであるが、本発明で
は、ゲート抵抗を増大させないように工夫がされている
ため、各トランジスタセルのチャネル領域から一番遠い
部分、すなわち各セルの角部の隣接するセルと接する部
分（交点部分）に、隣接するボディ領域２との間隔がほ
ぼ等しくなるような形状で除去部１０が形成されてい
る。すなわち、図１に示されるように、複数個のボディ
領域２（およびセル）が等間隔でマトリクス状に形成さ
れている場合は、隣接する４個のセルの角部がチャネル
領域から一番間隔が大きく、この部分に平面形状で、た
とえば正８角形に形成されることにより、チャネル領域
８上にかからないと共に、各セルのチャネル領域やソー
スコンタクト部１１との間隔も極端に狭くなるところが
なく、どのセルにもゲート抵抗の増大を招かず均等に信
号が伝達される。
【００１６】前述の除去部１０の平面形状は、正８角形
には限定されない。すなわち、図２に示されるように、
各セルの角部のチャネル領域８に除去部１０の角部が当
らないような菱形形状などの、他の多角形形状（四角形
以上）でもよい。この場合も、図に示されるように、除
去部１０の角部が取られてｃ面にされてもよい。
【００１７】また、図１に示される例では、ボディ領域
２（セル）の配置が、縦横に規則的に並んだマトリクス
状の配置の例であったが、図３にボディ領域２およびセ
ルの境界Ａが平面説明図で示されるように、ボディ領域
２（セル）の配置を、一列ごとに半ピッチづつずらせて
配置する構造の方がトランジスタセルの密度を上げて特
性を向上させることができるためさらに好ましく、その
ようなセルの配置に対する効果的な除去部１０の形状が
図３に示されている。
【００１８】図３（ａ）に示される例は、ボディ領域２
が平面形状で４角形（角部は円弧になっている）に形成
されると共に、一列ごとに半ピッチづつずれて形成され
ている。そのため、各セルの境界線Ａもボディ領域２と
相似の４角形状で一列ごとに半ピッチづつずれている。
このようなセルの配置の場合、図３（ａ）に示されるよ
うに、同じ列で隣接する２個のセルＳ１、Ｓ２の角部の
交点とその隣の列のセルＳ３の辺部との交点部分Ｏに除
去部１０が形成される。この構造では、同じ列で隣接す
る２個のセルＳ１、Ｓ２の角部Ｏがチャネル領域からの
距離が大きいため、動作に寄与しないところであり、ゲ
ート電極５の除去部１０の面積を大きくして、辺部で接
する隣の列のセルＳ３にはあまり食い込まないような、
平面形状で大略３角形状（厳密には、３角形の頂点が落
とされると共に底面に逆台形状部分が形成された形状）
に形成されている。このようなセルの配置および除去部
１０の形状にすることが、スイッチング特性などの特性
が最も優れていた。なお、除去部１０はそれぞれのセル
の交差部で独立して設けられ、隣接する除去部１０は連
結しない方が隣接するセルのゲート電極５を分離しない
ため好ましい。すなわち、隣接する各セルのゲート電極
は相互に連結されていることが、ゲート抵抗を低下させ
ることができて好ましい。
【００１９】図３（ｂ）〜（ｃ）に示される例は、セル
が一列ごとに半ピッチづつずれて形成されると共に、ボ
ディ領域２が正６角形状に形成され、隣接する各ボディ
領域２からの距離が等しくなる分割線であるセルの境界
線Ａも、ボディ領域２の辺部に対応して角部を有する６
角形状に形成された例である。このようなセルの配置の
場合、除去部１０を設ける位置は、隣接する３個のセル
の角部の交点部分になる。しかも、各セルへの除去部１
０の広がりはそれぞれ同等の面積になるように形成さ
れ、図３（ｂ）は正６角形の形状に形成された例であ
り、図３（ｃ）は、正３角形状（図では角部がカットさ
れている）に形成された例である。このように隣接する
セルの交点部分に各セルへの面積が均等になるような形
状に除去部１０が形成されても、隣接するセルＳ１、Ｓ
２、Ｓ３間のゲート電極５はそれぞれ連結されてゲート
抵抗を小さくすることができると共に、ゲート容量を低
減させてスイッチング速度を速くすることができる。
【００２０】このような除去部１０を形成するには、ゲ
ート電極５とするポリシリコン膜を成膜した後に、チャ
ネル領域８上にかからないようにマスクをパターニング
してポリシリコン膜をエッチングすることにより行われ
る。この際に、ソースコンタクト部１１も同時にエッチ
ングすることができる。そして、その後に図示しない層
間絶縁膜としてのＳｉＯ2 などをＣＶＤ法などにより成
膜し、さらにソースコンタクト部１１のみの絶縁膜を除
去することにより、ソース領域３をボディ領域２の中心
部と共に露出させ、前述のように図示しないソース電極
を形成する。
【００２１】本発明の縦型ＭＯＳＦＥＴによれば、ゲー
ト電極（ゲート配線）５を部分的にエッチングして除去
しているため、ゲート電極５とドレイン領域１との間の
容量が大幅に低減される。その結果、ゲートにかかる総
電荷量であるＱｇを低くすることができ、スイッチング
スピードが非常に向上する。一方、各セルのチャネル領
域上のゲート電極は、隣接するセル間ですべて連結され
ており、ゲート抵抗の増大は来さない。その結果、各セ
ルのゲート電極への信号の伝達は遅延することなく高特
性の動作をする。
【００２２】なお、前述の例は、縦型ＭＯＳＦＥＴであ
ったが、縦型ＭＯＳＦＥＴに限定されず、絶縁ゲート型
バイポーラトランジスタなどの絶縁ゲートを有する半導
体装置に同様に適用することができる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
ゲート抵抗の増大を来すことなく、ゲート容量を低下さ
せることができるため、スイッチング速度の速い高特性
の絶縁ゲート型の半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明の絶縁ゲート型半導体装置の一実施形態
である縦型ＭＯＳＦＥＴの一部断面斜視説明図である。
【図２】図１のゲート電極の除去部の他の構成例を示す
説明図である。
【図３】セル配置およびゲート電極除去部のさらに他の
例の構成例の説明図である。
【図４】従来の縦型ＭＯＳＦＥＴの一部の断面説明図で
ある。
【図５】従来の縦型ＭＯＳＦＥＴのゲート容量を減らす
例の説明図である。
【符号の説明】
１ コレクタ領域 ２ ボディ領域 ３ ソース領域 ４ ゲート絶縁膜 ５ ゲート電極 ８ チャネル領域 １０ 除去部 Ａ セル境界線

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 第１導電形の半導体層と、該半導体層の
    表面側に設けられる第２導電形の拡散領域からなるボデ
    ィ領域と、該ボディ領域の表面側に形成される第１導電
    形の拡散領域と、該第１導電形拡散領域と前記第１導電
    形の半導体層により挟まれ、前記ボディ領域の表面側に
    形成されるチャネル領域とからトランジスタセルが形成
    され、該トランジスタセルが前記第１導電形半導体層に
    規則的に複数個形成され、該半導体層の表面に絶縁膜を
    介して少なくとも前記チャネル領域の表面を覆うように
    ゲート電極が設けられると共に、該ゲート電極は、前記
    複数個のトランジスタセルの隣接する３または４個の前
    記トランジスタセルの交点部分が前記チャネル領域上に
    かからないように一定の形状で除去されてなる絶縁ゲー
    ト型半導体装置。
  2. 【請求項２】 前記複数個のトランジスタセルが一列ご
    とに半ピッチ分ずれるように配列して形成されると共
    に、前記ボディ領域および前記トランジスタセルが平面
    形状で４角形に形成され、前記複数個のトランジスタセ
    ルの隣接する３個のトランジスタセルの交点部分に前記
    ゲート電極の除去部が形成されてなる請求項１記載の半
    導体装置。
  3. 【請求項３】 前記複数個のトランジスタセルが一列ご
    とに半ピッチ分ずれるように配列して形成されると共
    に、前記ボディ領域および前記トランジスタセルが平面
    形状で６角形に形成され、前記複数個のトランジスタセ
    ルの隣接する３個のトランジスタセルの交点部分に前記
    ゲート電極の除去部が形成されてなる請求項１記載の半
    導体装置。
  4. 【請求項４】 前記複数個のトランジスタセルがマトリ
    クス状に配列して形成されると共に、前記ボディ領域お
    よび前記トランジスタセルが平面形状で４角形に形成さ
    れ、前記複数個のトランジスタセルの隣接する４個のト
    ランジスタセルの交点部分に、前記ゲート電極の除去部
    が形成されてなる請求項１記載の半導体装置。
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